电荷分级DAC中二元加权电容器的寄生感知大小和详细路由

摘要 2014

电容器尺寸调整是设计电荷缩放数模转换器时的关键步骤。 由于随机、系统和寄生失配的影响较小，较大的电容器尺寸可以实现更好的电路精度和性能。 然而，它也导致更大的芯片面积和更多的功耗。 除了在共质心电容器布局过程中最小化随机和系统失配外，本文提出了文献中的第一个问题公式，该公式同时考虑了在共质心电容器布局生成过程中的电容器尺寸和寄生匹配，从而在电路的同时将功耗降至最低。 准确性/性能也很满意。 实验结果表明，与现有技术相比，所提出的方法可以实现非常显着的芯片面积和功耗降低。

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调研

电荷缩放数模转换器 (DAC) 是逐次逼近寄存器 (SAR) 模数转换器 (ADC) [1, 14] 的最重要和最常见的实现方式之一，其优势在于降低 功耗，并广泛用于许多生物医学或电池供电的电路和系统。 它由一组单独切换的二进制加权电容器和一个比较器组成，如图 1(a) 所示，它们与逐次逼近寄存器一起执行二进制搜索。 电荷缩放DAC的精度和性能与二进制加权电容的电容比精度高度相关，而电荷缩放DAC的功耗取决于绝对电容值。

根据 [6, 12]，在设计电荷缩放 DAC 的电容器布局时，电容比的精度与二进制加权电容器之间的匹配特性以及由于互连线引起的寄生效应密切相关。 电荷缩放DAC中有四种路由感应寄生电容，如图1（b）所示：（1）底板到底板，CBB ij ，（2）底板到基板，CBS i在 与逐次逼近寄存器一起使用。 电荷缩放DAC的精度和性能与二进制加权电容的电容比精度高度相关，而电荷缩放DAC的功耗取决于绝对电容值。 (a)，(3) 顶板到底板 CTB，(4) 顶板到基板，CTS。 i 前两个寄生电容 CBB ij 和 CBS i 可能会影响参考电压 VREF 的稳定性，而后两个寄生电容 CTB i 和 CTS 可能对二进制加权电容的比例和精度有很大影响 的电荷缩放DAC。 为了尽量减少 CTB i 和 CTS 对电路精度的影响，一种简单而有效的方法是扩大所有二进制加权电容器的电容。 然而，这种方法可能不适用于现代电池供电的片上系统 (SoC)，因为二进制加权电容器的大电容值会显着增加芯片面积和功耗。

尽管已经对比例电容器的布局合成技术进​​行了广泛的研究，但之前的大多数工作 [2, 7, 8, 9, 10, 11, 13, 16, 17] 只强调如何生成高度匹配的共质心和/或色散 比例电容器的放置，以尽量减少随机和系统失配的影响。 他们没有考虑布线引起的寄生效应，即使布局完全匹配，也可能会破坏比例电容器的匹配特性。 考虑到长度比匹配 [5] 和寄生最小化 [6, 12]，只有极少数最近的作品 [5, 6, 12] 提出了用于在公共质心单元电容器阵列内布线的自动布线算法。 之前的工作都没有提到如何有效地最小化单位电容器的尺寸，这取决于 CTB i 和 CTS 的匹配质量，使得电荷缩放 DAC 的芯片面积和功耗也可以最小化。

本文解决了一个更重要的问题，即由于不匹配的布线引起的寄生电容，二进制加权电容器的大电容值或大的单位电容器尺寸导致电荷缩放 DAC 的功耗。 为了解决所解决的问题，我们引入了文献中的第一个问题公式，以在电荷缩放 DAC 中生成二进制加权电容器的优化公共质心布局，同时最小化面积和功耗，并满足精度/性能约束 存在路由引起的寄生电容。 我们提出了一种新的公共质心布线方法，从而产生寄生感知布线模式并导致可预测的电路精度/性能。 我们提出了新颖的电容器尺寸和寄生匹配序列（CP 序列）来编码单位电容器尺寸、布线拓扑和布线模式。 基于CP序列，采用遗传算法同时优化单位电容尺寸和布线感应寄生电容。 实验结果表明，与现有技术相比，我们的方法可以实现 37% 的面积和 40% 的功耗降低 [12]。

考虑器件匹配和寄生最小化的共质心电容器布局生成。 本文的其余部分安排如下。 第 2 节介绍了寄生效应对电荷缩放 DAC 的电路精度/性能和功耗的影响。 第 3 节给出了用于生成二进制加权电容器的公共质心布局的新问题公式，其中还考虑了电荷缩放 DAC 的电路精度/性能和功耗。 第 4 节介绍了我们的寄生感知电容器尺寸和版图生成流程和算法。 第 5 节报告了实验结果，最后第 6 节总结了本文。

寄生效应对DAC的影响

根据 [15]，在设计 N 位 DAC 时，最重要的标准之一是线性度。 线性度有两种不同的测量方法，包括微分非线性 (DNL) 和积分非线性 (INL)。 DNL 是每个输出阶跃与理想阶跃变化的程度，可以通过公式 (1) 计算，而 INL 是描述 DAC 的理想输出与实际输出电平之间的最大偏差的术语，可以是 由等式 (2) 计算，其中 VLSB 是对应于任何两个相邻数字代码的理想输出电压差，称为一个最低有效位 (LSB)。 如果 DAC 的 DNL 或 INL 差于 ±1 LSB，则可能会导致在非单调传递函数或缺失代码中。 为了设计一个更加稳健的 DAC，建议将 DNL 和 INL 都限制在 ±0.5 LSB 以内。

根据等式 (1)、(2) 和 (3)，如果 CTB i 和 CTS 不完全匹配，则 DAC 的 DNL 或 INL 很可能会超出所需精度/性能标准的范围。 为了最大限度地减少寄生影响，设计人员倾向于扩大所有二进制加权电容器的单位电容器尺寸。 然而，我们注意到，具有较大单位电容的电荷缩放 DAC 中的二进制加权电容器可能会导致芯片面积和功耗显着增加，这不适合电池供电的 SoC。 因此，必须尽量减小单位电容尺寸并匹配布线引起的寄生效应。

鉴于 N 位电荷缩放 DAC 的网表，我们希望为电荷缩放 DAC 中的二进制加权电容器生成高度匹配且紧凑的公共质心布局，包括布局和布线，同时最小化单位电容器尺寸（即 最小化芯片面积和功耗）并匹配布线引起的寄生电容 CTB i 和 CTS，以使 DNL 和 INL 都满足精度/性能规范（即 -0.5 LSB ≤ DNL，INL ≤ 0.5 LSB）。

数据集

实验指标

与当前的工作[12]对比
Area\DNL(LSB)\INL(LSB)\ Power

具体方法

基于问题公式，我们提出了一种寄生感知电容器尺寸和布局生成流程，该流程包括三个主要步骤：（1）同时公共质心放置和主干线规划，（2）公共质心详细布线，以及（3）同时电容器尺寸 和寄生匹配。

同时进行公共质心放置和主干线规划

在为充电缩放 DAC 中的二进制加权电容器生成优化布局时，除了考虑重合性、对称性、分​​散性和紧凑性之外，还必须考虑布线引起的寄生效应，以减少二进制加权之间的随机和系统失配 电容器。 我们采用 Lin 等人的方法 [12]，基于模拟退火、单轨可布线性分析和最小加权二分匹配算法同时进行公共质心放置和主干线规划，以获得 最佳单位电容器放置和不同通道之间的最佳主干线分配。 这样的布局只需要为每个网络提供最少数量的主干线，从而导致所有布线通道中的布线轨道最少。 图 3 显示了 6 位充电缩放 DAC 中二进制加权电容器的优化公共质心布局和主干线规划。 因此，由于紧凑，单位电容器可以更好地匹配，并且由于互连线长度更短，布线引起的寄生效应也可以最小化。 林等人。 还表明，与最近的其他工作相比，由他们的方法生成的共质心布局可以实现更好的氧化物梯度引起的失配、单位电容器之间的整体相关性、总面积和互连线长度、布线引起的寄生效应以及电容比的准确性,[9、10、11]。

公共质心详细布线

我们没有在之前的许多工作中应用朴素的路由方法，例如 [7, 10, 11, 12, 16]，或者采用复杂的路由方法 [5]，而是提出了一种简单而有效的方法来生成公共质心 路由。 所提出的方法生成的布线样式将有助于后续步骤最小化单位电容器尺寸，同时匹配 CTB i 第 4.3 节。

底板公共质心布线

我们将根据[12]中的布局方法专门处理仅出现在二进制加权电容器的单位电容器阵列中心的非公共质心布局区域的布线。在识别出所有连接的组件之后，我们应用最小生成树 (MST) 算法 [3] 来连接同一连接组件中的单元电容器。

顶板

由于二进制加权电容器的顶板都连接到同一个网络 nT，如图 1 所示，为了生成连接所有单元电容器顶板的公共质心路由，首先，我们简单地复制 图 4(b) 中的 MST 从底板到顶板，如图 5(a) 所示。 复制 MST 后，单元电容器形成一组不相交的连接组件。 然后我们构建另一个 MST 来连接所有不相交的连接组件。 MST 构造的路由图 GT 定义如下。 每个顶点 vi ∈ GT 对应一个不相交的连通分量。 如果对应的不相交的连通分量彼此相邻，则在 vi 和 vj 之间存在边 eij。 eij 的权重是不相交的连通分量之间的距离。

布线模式和寄生电容

所提出的方法生成的共质心布线将导致任何两个相邻单元电容器之间的三种不同布线模式，包括（1）重叠线，（2）非重叠线，和（3）单线，如图所示 6. 例如，如果两个相邻的单元电容器同时具有顶部布局和底板连接，则布线模式可以是“重叠线”或“非重叠线”。 如果两个相邻的单元电容器只有顶板连接，则布线模式将是“单线”。
我们分析了由不同布线模式产生的寄生电容 CTB 和 CTS，因为 CTB 和 CTS 对电路精度/性能的影响最大，这已在第 2 节中进行了研究和详细说明。布线模式“重叠线”，如 图 6(a) 将导致寄生电容 CTB 重叠，它等于连接顶部板和底部板的两条重叠导线之间的面积电容 Carea 和边缘电容 Cfringe 的总和 相邻的单元电容器，分别如图6（d）所示。 如图 6(b) 所示，布线模式“非重叠线”将导致寄生电容 CTB 非重叠，它等于不同层上两条平行但非重叠线之间的 Cfringe，如图所示 在图 6(e) 中。 如图 6(b) 和 © 所示，布线模式“非重叠线”和“单线”都将导致寄生电容 CTS，它等于两个电路之间的 Carea 和 Cfringe 之和。 连接相邻单元电容器的顶板和基板的导线，如图 6(f) 所示。 图 6(d)、(e) 和 (f) 中的面积和边缘电容可以从工艺技术文件中获得。 基于所提出的布线方法生成的布线模式，可以更准确地估计共质心单位电容器阵列内的布线引起的寄生电容，并且电荷缩放DAC的实际输出电压、DNL和INL变得更加 可分别根据等式 (3)、(1) 和 (2) 预测。

同时电容器尺寸 和寄生匹配

为了在每个相邻单元电容器之间选择最佳布线模式以实现更好的寄生匹配，同时最小化单元电容器尺寸以最小化功率，我们首先介绍了对单元电容器尺寸、布线拓扑和布线模式进行编码的 CP 序列。 基于 CP 序列，我们然后应用遗传算法 [4] 来探索序列的最佳配置。 因此，电荷缩放 DAC 的芯片面积和功耗可以最小化，并且 DNL 和 INL 也满足精度/性能标准。

CP序列

[12]是重点

M. P. Lin, V. W. Hsiao and C. Lin, “Parasitic-aware sizing and detailed routing for binary-weighted capacitors in charge-scaling DAC,” 2014 51st ACM/EDAC/IEEE Design Automation Conference (DAC), 2014, pp. 1-6, doi: 10.1109/DAC.2014.6881492.