分段电容阵列 DAC 电路

随着所需设计的 SAR ADC 分辨率的提高,电容阵列只分成两段已经比较难满足设计要求。根据设计需要,拓展到分三段 DAC 电容阵列,以减小芯片面积及提高 DAC 的精度。  

1、伪差分结构+冗余

14位ADC采用伪差分结构,若采用单端结构,连接共模电压时,由于共模开关设计的不合理和开关的非理想效应的影响,会导致传送到比较器的两输入端的信号不同步。

加入一个与 DAC 电容阵列相似的冗余阵列,可以保证共模回落一致,可以提高 ADC 精度和减小失调。另外,添加冗余位电容后,ADC 可以半位比较,进而实现输入范围扩张,可由0~2.5V变成0~2.7V了。

2、三段式结构

采用“6+4+4”表示电容阵列分为高 6 位、中 4 位和低 4 位三段。结构如图:

除了最高位 D13 和次高位 D12 外,其余位都有冗余补位电容(虚框 A、B、C 模块)。分别将 DAC 的正、负端接至比较器正、负输入端。从高段位电容上极板往中、低段位看到的电容与CY近似相等,所以负端电容没有加中、低段位的电容,也可较好实现伪差分。

A、B、C 三组冗余位电容阵列的值为 8C、4C、2C、C 的电容下极板分别接 GND、VREF、GND、VREF,等到补位参与时才进行开关切换。

3、冗余位电容的工作流程

不含冗余位的都是正常转换,当到达冗余位时,需要两个时钟来确定。

首先前一个时钟,D11B电容的下极板切到 VREF,D10B电容的下极板切到 GND,比较后得到一个结果 D10B,之后一个时钟,D10电容的下极板开关切换,比较后得到另一个结果 D10,第四位最终的结果应为上面两个结果的或运算。

第五位的确定与第三位的确定一样,不需要冗余位的配合;第六位的确定过程与第四位一样,需要冗余位的配合。中、低两段带冗余位转换结果的确定与高位流程一致。

  • 3
    点赞
  • 32
    收藏
    觉得还不错? 一键收藏
  • 7
    评论

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 7
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值