FPGA学习记录——牛客网刷题（二）

描述

    分别编写一个数据发送模块和一个数据接收模块，模块的时钟信号分别为clk_a，clk_b。两个时钟的频率不相同。数据发送模块循环发送0-7，在每个数据传输完成之后，间隔5个时钟，发送下一个数据。请在两个模块之间添加必要的握手信号，保证数据传输不丢失。
    模块的接口信号图如下：

data_req和data_ack的作用说明：
data_req表示数据请求接受信号。当data_out发出时，该信号拉高，在确认数据被成功接收之前，保持为高，期间data应该保持不变，等待接收端接收数据。
当数据接收端检测到data_req为高，表示该时刻的信号data有效，保存数据，并拉高data_ack。
当数据发送端检测到data_ack，表示上一个发送的数据已经被接收。撤销data_req，然后可以改变数据data。等到下次发送时，再一次拉高data_req。

输入描述：

clk_a：发送端时钟信号

clk_b：接收端时钟信号

rst_n：复位信号，低电平有效

data_ack：数据接收确认信号

输出描述：

data：发送的数据

data_req：请求接收数据

问题分析：

        首先是数据发送端，发送数据的标志是data_req拉高，在data_req拉高期间，data需要保持不变，一直到接收端完成数据的接收，即接收端发送data_ack确认信号。所以取data_ack的上升沿信号作为data_req撤销和data_out改变的指示信号。

module data_driver(
clk,
rst_n,
data_ack,
data,
data_req
    );
    input clk,rst_n;
    input data_ack;
    output reg [3:0]data;
    output reg data_req;
    
  reg ack_0,ack_1;
    wire ack_2;
    always@(posedge clk or negedge rst_n)
    if(!rst_n)begin
    ack_0 <=1'b0;
     ack_1 <=1'b0;
     end
     else begin
     ack_0<=data_ack;
     ack_1<=ack_0;
    end
    assign ack_2=ack_0&&(~ack_1);
    
    always@(posedge clk or negedge rst_n)
    if(!rst_n)begin
    data <= 1'b0;
     end
     else if(ack_2)begin
        data <= data+1'b1;
    end
    else data<=data;
    
    
    reg [9:0]cnt;
           always @ (posedge clk or negedge rst_n)
              if (!rst_n)
                     cnt <= 0;
              else if (ack_2)   
                     cnt <= 0;
              else if (data_req)
                     cnt <= cnt;
              else
                     cnt <= cnt+1;

                    

       always @ (posedge clk or negedge rst_n)
              if (!rst_n)
                     data_req <= 0;
              else if (cnt == 3'd4)    
                     data_req <= 1'b1;
              else if ( ack_2)
                     data_req <= 1'b0;
              else
                     data_req <= data_req;
    
endmodule

        接收端的逻辑较为简单，首先是探测data_req的电平，如果data_req为高，表示有数据正在传输，则保存该时刻的数据，然后拉高data_ack告知发送端数据已经接收，直到发送端撤销data_req。 

module data_receiver(
clk,
rst_n,
data_ack,
data,
data_req
    );
       input clk,rst_n;
    output reg data_ack;
    input [3:0]data;
    input  data_req;
    
    reg req_0,req_1;
    wire req_2;
    always@(posedge clk or negedge rst_n)
    if(!rst_n)begin
    req_0 <=1'b0;
     req_1 <=1'b0;
     end
     else begin
     req_0<=data_req;
     req_1<=req_0;
    end
    assign req_2=req_0&&(~req_1);
    
    always @ (posedge clk or negedge rst_n)

              if (!rst_n)
                     data_ack <= 0;
              else if (req_1)
                     data_ack <= 1;
              else  data_ack <=0 ;
              
    reg [3:0] data_in_reg;
       always @ (posedge clk or negedge rst_n)

              if (!rst_n)

                     data_in_reg <= 0;

              else if (req_2)
                     data_in_reg <= data;
              else  data_in_reg <= data_in_reg ;   
endmodule

         顶层模块对两个模块连接。

module data_driver_top(

	input clk,
	input rst_n
	
	);
	wire ack_r_d;
	wire [3:0] data_d_r;
	wire req_d_r;
	
	
	data_driver data_driver(
.clk(clk),
.rst_n(rst_n),
.data_ack(ack_r_d),
.data(data_d_r),
.data_req( req_d_r)
    );
    
   data_receiver data_receiver(
.clk(clk),
.rst_n(rst_n),
.data_ack(ack_r_d),
.data(data_d_r),
.data_req( req_d_r)
    );
	
	
endmodule

         测试文件。

`timescale 1ns / 1ps

module driver_tb();

reg clk;
reg rst_n;

data_driver_top data_driver_top(
	clk, 
	rst_n
	);
	
initial clk = 1;
always #20 clk = ~clk;
initial begin
rst_n = 0;
#201;
rst_n = 1;
#200000000;
$stop;
end
endmodule

        仿真结果。