关于Vivado中set_input_delay和set_output_delay的一点理解

已于 2023-05-19 14:09:59 修改
阅读量1.1k 收藏 2
点赞数
分类专栏： verilog FPGA 文章标签： fpga开发
于 2023-05-19 10:50:54 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_33300585/article/details/130761762
版权
FPGA 同时被 2 个专栏收录
132 篇文章 21 订阅
订阅专栏
verilog
102 篇文章 12 订阅
订阅专栏

以Vivado2019.2中的CPU(Synthesisd)示例工程为例
情况一：
        添加时钟约束以及所有的输入输出延时约束，对比只有时钟约束，两种情况实现后生成的sdf文件有区别：
（1）添加时钟约束以及所有的输入输出延时约束

create_clock -period 12.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt0_ROCKETIO_WRAPPER_TILE_i/GT0_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt0_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 12.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt2_ROCKETIO_WRAPPER_TILE_i/GT2_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt2_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 12.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt4_ROCKETIO_WRAPPER_TILE_i/GT4_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt4_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 12.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt6_ROCKETIO_WRAPPER_TILE_i/GT6_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt6_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 10.000 -name sysClk -waveform {0.000 5.000} [get_ports sysClk]
create_clock -period 20.000 -name VIRTUAL_cpuClk_5 -waveform {0.000 10.000}



set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {DataIn_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {DataIn_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {DataIn_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {DataIn_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {LineState_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {LineState_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {LineState_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {LineState_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {VStatus_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {VStatus_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {VStatus_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {VStatus_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxActive_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxActive_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxActive_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxActive_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxError_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxError_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxError_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxError_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxValid_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxValid_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxValid_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxValid_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports TxReady_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports TxReady_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports TxReady_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports TxReady_pad_1_i]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -min -add_delay 0.200 [get_ports or1200_clmode]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -max -add_delay 2.700 [get_ports or1200_clmode]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -min -add_delay 0.200 [get_ports or1200_pic_ints]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -max -add_delay 2.700 [get_ports or1200_pic_ints]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -min -add_delay 0.200 [get_ports reset]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -max -add_delay 2.700 [get_ports reset]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports usb_vbus_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports usb_vbus_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports usb_vbus_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports usb_vbus_pad_1_i]
create_clock -period 20.000 -name VIRTUAL_wbClk_4 -waveform {0.000 10.000}
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -min -add_delay -0.600 [get_ports {DataOut_pad_0_o[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -max -add_delay 2.200 [get_ports {DataOut_pad_0_o[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -min -add_delay -0.600 [get_ports {DataOut_pad_1_o[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -max -add_delay 2.200 [get_ports {DataOut_pad_1_o[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports {OpMode_pad_0_o[*]}]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports {OpMode_pad_0_o[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports {OpMode_pad_1_o[*]}]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports {OpMode_pad_1_o[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports {VControl_pad_0_o[*]}]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports {VControl_pad_0_o[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports {VControl_pad_1_o[*]}]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports {VControl_pad_1_o[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -min -add_delay -0.600 [get_ports {or1200_pm_out[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -max -add_delay 2.200 [get_ports {or1200_pm_out[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports SuspendM_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports SuspendM_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports SuspendM_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports SuspendM_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports TermSel_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports TermSel_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports TermSel_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports TermSel_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports TxValid_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports TxValid_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports TxValid_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports TxValid_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports VControl_Load_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports VControl_Load_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports VControl_Load_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports VControl_Load_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports XcvSelect_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports XcvSelect_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports XcvSelect_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports XcvSelect_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports phy_rst_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports phy_rst_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports phy_rst_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports phy_rst_pad_1_o]

实现后的sdf文件一部分为：

(CELL 
  (CELLTYPE "FDCE")
  (INSTANCE cpuEngine/cpu_dwb_dat_i/buffer_fifo/infer_fifo\.next_rd_addr_reg\[6\])
  (DELAY 
    (ABSOLUTE 
      (IOPATH (posedge CLR) Q (303.0:380.0:380.0))
      (IOPATH C Q (122.0:152.0:152.0) (122.0:152.0:152.0))
    )
  )
    (TIMINGCHECK
      (SETUPHOLD (posedge CE) (posedge C) (118.0:148.0:148.0) (34.0:34.0:34.0))
      (SETUPHOLD (negedge CE) (posedge C) (118.0:148.0:148.0) (34.0:34.0:34.0))
      (RECREM (negedge CLR) (posedge C) (160.0:201.0:201.0) (-148.0:-148.0:-148.0))
      (SETUPHOLD (posedge D) (posedge C) (-60.0:-50.0:-50.0) (133.0:133.0:133.0))
      (SETUPHOLD (negedge D) (posedge C) (-60.0:-50.0:-50.0) (133.0:133.0:133.0))
      (PERIOD (posedge C) (653.0:750.0:750.0))
      (WIDTH (posedge C) (305.0:350.0:350.0))
      (WIDTH (negedge C) (348.0:400.0:400.0))
    )
)
(CELL 
  (CELLTYPE "FDCE")
  (INSTANCE cpuEngine/cpu_dwb_dat_i/buffer_fifo/infer_fifo\.next_rd_addr_reg\[7\])
  (DELAY 
    (ABSOLUTE 
      (IOPATH (posedge CLR) Q (323.0:404.0:404.0))
      (IOPATH C Q (139.0:175.0:175.0) (139.0:175.0:175.0))
    )
  )
    (TIMINGCHECK
      (SETUPHOLD (posedge CE) (posedge C) (118.0:148.0:148.0) (34.0:34.0:34.0))
      (SETUPHOLD (negedge CE) (posedge C) (118.0:148.0:148.0) (34.0:34.0:34.0))
      (RECREM (negedge CLR) (posedge C) (134.0:168.0:168.0) (-148.0:-148.0:-148.0))
      (SETUPHOLD (posedge D) (posedge C) (-53.0:-47.0:-47.0) (143.0:143.0:143.0))
      (SETUPHOLD (negedge D) (posedge C) (-53.0:-47.0:-47.0) (143.0:143.0:143.0))
    )
)

（2）只有时钟约束且与上面一致，没有添加输入输出约束

create_clock -period 12.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt0_ROCKETIO_WRAPPER_TILE_i/GT0_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt0_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 12.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt2_ROCKETIO_WRAPPER_TILE_i/GT2_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt2_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 12.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt4_ROCKETIO_WRAPPER_TILE_i/GT4_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt4_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 12.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt6_ROCKETIO_WRAPPER_TILE_i/GT6_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt6_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 10.000 -name sysClk -waveform {0.000 5.000} [get_ports sysClk]
create_clock -period 20.000 -name VIRTUAL_cpuClk_5 -waveform {0.000 10.000}

实现后的sdf文件一部分为：

(CELL 
  (CELLTYPE "FDCE")
  (INSTANCE cpuEngine/cpu_dwb_dat_i/buffer_fifo/infer_fifo\.next_rd_addr_reg\[6\])
  (DELAY 
    (ABSOLUTE 
      (IOPATH (posedge CLR) Q (303.0:380.0:380.0))
      (IOPATH C Q (116.0:146.0:146.0) (116.0:146.0:146.0))
    )
  )
    (TIMINGCHECK
      (SETUPHOLD (posedge CE) (posedge C) (118.0:148.0:148.0) (49.0:49.0:49.0))
      (SETUPHOLD (negedge CE) (posedge C) (118.0:148.0:148.0) (49.0:49.0:49.0))
      (RECREM (negedge CLR) (posedge C) (165.0:207.0:207.0) (-157.0:-157.0:-157.0))
      (SETUPHOLD (posedge D) (posedge C) (-52.0:-42.0:-42.0) (126.0:126.0:126.0))
      (SETUPHOLD (negedge D) (posedge C) (-52.0:-42.0:-42.0) (126.0:126.0:126.0))
      (PERIOD (posedge C) (653.0:750.0:750.0))
      (WIDTH (posedge C) (305.0:350.0:350.0))
      (WIDTH (negedge C) (348.0:400.0:400.0))
    )
)
(CELL 
  (CELLTYPE "FDCE")
  (INSTANCE cpuEngine/cpu_dwb_dat_i/buffer_fifo/infer_fifo\.next_rd_addr_reg\[7\])
  (DELAY 
    (ABSOLUTE 
      (IOPATH (posedge CLR) Q (318.0:399.0:399.0))
      (IOPATH C Q (132.0:165.0:165.0) (132.0:165.0:165.0))
    )
  )
    (TIMINGCHECK
      (SETUPHOLD (posedge CE) (posedge C) (118.0:148.0:148.0) (49.0:49.0:49.0))
      (SETUPHOLD (negedge CE) (posedge C) (118.0:148.0:148.0) (49.0:49.0:49.0))
      (RECREM (negedge CLR) (posedge C) (165.0:207.0:207.0) (-157.0:-157.0:-157.0))
      (SETUPHOLD (posedge D) (posedge C) (-45.0:-40.0:-40.0) (136.0:136.0:136.0))
      (SETUPHOLD (negedge D) (posedge C) (-45.0:-40.0:-40.0) (136.0:136.0:136.0))
    )
)

        通过上面的分析，可以判断，是否添加set_input_delay和set_output_delay约束，会影响vivado的布局布线。具体怎么影响还不清楚，后续再研究。


情况二：都有时钟约束和输入输出延时约束，但是时钟约束的频率不一样，这也会导致实现后的sdf文件不一样
（1）时钟约束按照以下方式书写


###changed 
create_clock -period 10.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt0_ROCKETIO_WRAPPER_TILE_i/GT0_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt0_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 10.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt2_ROCKETIO_WRAPPER_TILE_i/GT2_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt2_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 10.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt4_ROCKETIO_WRAPPER_TILE_i/GT4_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt4_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 10.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt6_ROCKETIO_WRAPPER_TILE_i/GT6_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt6_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 10.000 -name sysClk -waveform {0.000 5.000} [get_ports sysClk]
create_clock -period 10.000 -name VIRTUAL_cpuClk_5 -waveform {0.000 10.000}


set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {DataIn_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {DataIn_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {DataIn_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {DataIn_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {LineState_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {LineState_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {LineState_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {LineState_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {VStatus_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {VStatus_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {VStatus_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {VStatus_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxActive_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxActive_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxActive_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxActive_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxError_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxError_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxError_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxError_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxValid_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxValid_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxValid_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxValid_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports TxReady_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports TxReady_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports TxReady_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports TxReady_pad_1_i]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -min -add_delay 0.200 [get_ports or1200_clmode]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -max -add_delay 2.700 [get_ports or1200_clmode]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -min -add_delay 0.200 [get_ports or1200_pic_ints]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -max -add_delay 2.700 [get_ports or1200_pic_ints]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -min -add_delay 0.200 [get_ports reset]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -max -add_delay 2.700 [get_ports reset]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports usb_vbus_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports usb_vbus_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports usb_vbus_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports usb_vbus_pad_1_i]
create_clock -period 20.000 -name VIRTUAL_wbClk_4 -waveform {0.000 10.000}
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -min -add_delay -0.600 [get_ports {DataOut_pad_0_o[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -max -add_delay 2.200 [get_ports {DataOut_pad_0_o[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -min -add_delay -0.600 [get_ports {DataOut_pad_1_o[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -max -add_delay 2.200 [get_ports {DataOut_pad_1_o[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports {OpMode_pad_0_o[*]}]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports {OpMode_pad_0_o[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports {OpMode_pad_1_o[*]}]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports {OpMode_pad_1_o[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports {VControl_pad_0_o[*]}]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports {VControl_pad_0_o[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports {VControl_pad_1_o[*]}]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports {VControl_pad_1_o[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -min -add_delay -0.600 [get_ports {or1200_pm_out[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -max -add_delay 2.200 [get_ports {or1200_pm_out[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports SuspendM_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports SuspendM_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports SuspendM_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports SuspendM_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports TermSel_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports TermSel_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports TermSel_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports TermSel_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports TxValid_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports TxValid_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports TxValid_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports TxValid_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports VControl_Load_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports VControl_Load_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports VControl_Load_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports VControl_Load_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports XcvSelect_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports XcvSelect_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports XcvSelect_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports XcvSelect_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports phy_rst_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports phy_rst_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports phy_rst_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports phy_rst_pad_1_o]


（2）时钟约束按照以下方式书写

create_clock -period 12.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt0_ROCKETIO_WRAPPER_TILE_i/GT0_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt0_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 12.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt2_ROCKETIO_WRAPPER_TILE_i/GT2_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt2_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 12.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt4_ROCKETIO_WRAPPER_TILE_i/GT4_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt4_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 12.800 -name mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt6_ROCKETIO_WRAPPER_TILE_i/GT6_TXOUTCLK_OUT -waveform {0.000 6.400} [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt6_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]
create_clock -period 10.000 -name sysClk -waveform {0.000 5.000} [get_ports sysClk]
create_clock -period 20.000 -name VIRTUAL_cpuClk_5 -waveform {0.000 10.000}




set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {DataIn_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {DataIn_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {DataIn_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {DataIn_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {LineState_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {LineState_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {LineState_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {LineState_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {VStatus_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {VStatus_pad_0_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports {VStatus_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports {VStatus_pad_1_i[*]}]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxActive_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxActive_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxActive_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxActive_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxError_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxError_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxError_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxError_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxValid_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxValid_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports RxValid_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports RxValid_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports TxReady_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports TxReady_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports TxReady_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports TxReady_pad_1_i]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -min -add_delay 0.200 [get_ports or1200_clmode]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -max -add_delay 2.700 [get_ports or1200_clmode]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -min -add_delay 0.200 [get_ports or1200_pic_ints]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -max -add_delay 2.700 [get_ports or1200_pic_ints]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -min -add_delay 0.200 [get_ports reset]
set_input_delay -clock [get_clocks VIRTUAL_cpuClk_5] -max -add_delay 2.700 [get_ports reset]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports usb_vbus_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports usb_vbus_pad_0_i]
set_input_delay -clock [get_clocks sysClk] -min -add_delay 2.000 [get_ports usb_vbus_pad_1_i]
set_input_delay -clock [get_clocks sysClk] -max -add_delay 3.000 [get_ports usb_vbus_pad_1_i]
create_clock -period 20.000 -name VIRTUAL_wbClk_4 -waveform {0.000 10.000}
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -min -add_delay -0.600 [get_ports {DataOut_pad_0_o[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -max -add_delay 2.200 [get_ports {DataOut_pad_0_o[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -min -add_delay -0.600 [get_ports {DataOut_pad_1_o[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -max -add_delay 2.200 [get_ports {DataOut_pad_1_o[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports {OpMode_pad_0_o[*]}]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports {OpMode_pad_0_o[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports {OpMode_pad_1_o[*]}]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports {OpMode_pad_1_o[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports {VControl_pad_0_o[*]}]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports {VControl_pad_0_o[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports {VControl_pad_1_o[*]}]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports {VControl_pad_1_o[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -min -add_delay -0.600 [get_ports {or1200_pm_out[*]}]
set_output_delay -clock [get_clocks VIRTUAL_wbClk_4] -max -add_delay 2.200 [get_ports {or1200_pm_out[*]}]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports SuspendM_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports SuspendM_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports SuspendM_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports SuspendM_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports TermSel_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports TermSel_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports TermSel_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports TermSel_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports TxValid_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports TxValid_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports TxValid_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports TxValid_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports VControl_Load_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports VControl_Load_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports VControl_Load_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports VControl_Load_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports XcvSelect_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports XcvSelect_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports XcvSelect_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports XcvSelect_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports phy_rst_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports phy_rst_pad_0_o]
set_output_delay -clock [get_clocks sysClk] -min -add_delay 0.000 [get_ports phy_rst_pad_1_o]
set_output_delay -clock [get_clocks sysClk] -max -add_delay 1.100 [get_ports phy_rst_pad_1_o]


通过上面的分析，约束的时钟频率不一致，对vivado布局布线也会有影响。

一只迷茫的小狗
关注
  • 0
    点赞
  • 踩
  • 2
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
Xilinx_Vivado_SDK_2019.1下载链接.txt
03-04
该版本中支持以下生产器件： 航天级 Kintex UltraScale：- XQRKU060 XA Kintex-7：- XA7K160T Virtex UltraScale+ HBM (-3)：- XCVU31P、XCVU33P、XCVU35P、XCVU37P
first-input-delay：一个JavaScript库，用于测量浏览器中的First Input Delay（FID）
02-21
:warning: 该polyfill已移动。 现在，它已成为库的一部分。 :warning: 所有问题或功能要求都应在此提交。 此存储库将继续存在以供参考，但现在已存档。 第一次输入延迟 一个JavaScript库，用于在浏览器中测量 。 有关详细的指标说明和解释，请参见。 安装 您可以通过运行以下命令从npm安装此库： npm install --save-dev first-input-delay 用法 要使用此库来测量网站或应用程序上的FID，必须做两件事。 1）将的缩小代码添加到文档的<head>中。 该文件中的代码添加了必要的事件侦听器，以检测第一个用户输入，并且由于页面上的用户输入可以随时发生，因此至关重要的是，此代码应尽早运行。 由于它小于400字节（压缩），因此我们建议您直接将其内联到文档<head>以避免阻塞请求。 2）注册一个回调，以在检测到FID时运行。 上面的步骤（1）中的代
【 Vivado 】输入延迟约束（Constraining Input Delay）
Reborn Lee
12-27 1万+
前几篇博文提到了四种时序路径：基本的时序约束、分析的概念 1) FPGA内部时序单元间的路径 2) 输入端口到FPGA内部时序单元的路径 3) FPGA内部时序单元到输出端口的路径 4) 输入端口到输出端口的路径 其中1. FPGA内部时序单元间的路径中，时序分析所需要的时间参数：Tclk-D1, Tclk-Q, Tdata_...
EX.rar_The One And Only_cycle delay vhdl_shift_shift left_test p
09-23
Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are synchronized at clock rising edge. 5. The SHIFT signal describes the shift number. The shift range is 0 to 15. 6. When the signal RIGHT is high, it shifts input data to right. On the other hand, it shifts input data to left. 7. When the signal SIGN is high, the input data is a signed number and it shifts with sign extension. However, the input data is an unsigned number if the signal SIGN is low. 8. You can only use following gates in Table I and need to include the delay information (Tplh, Tphl) in your design.
静态时序分析：SDC约束命令set_output_delay详解
最新发布
前进，才知道自己的渺小
03-12 1833
静态时序分析本章将讨论使用set_output_delay命令对输出端口（或时序路径终点引脚）的约束。首先需要说明的是，在进行静态时序分析时，任何一条时序路径都需要有约束，约束指的是时序路径的起点（发射触发器）和终点（捕获触发器）都有时钟信号的控制（对于典型时序路径而言）。但是对于起点是输入端口（或时序路径起点引脚）、终点是输出端口（或时序路径终点引脚）的时序路径而言，没有显然的发射触发器、捕获触发器，因此需要使用set_output_delay命令进行约束。
solver_1delay_dualstability_joint_mpoly2013.rar_Dot._delay equat
07-14
DelayTools/Linear v.04 - solver_delay_nd This program determines stablity of a linear differential equation with a a single delay, where \dot{x}(t)=A0x(t)+A{1}x(t-tau(1))+...+A{K}x(t-tau(K)) where A0, A{i}, and tau(i) are user inputs. Inputs: A{i} - these can be arbitrary square matrices of arbitrary dimension. However, the higher the higher the dimension of A{i}, the more time the program will take to run tau(i) - These can be an arbitrary sequence of positive increasing numbers. orderth - This input controls the accuracy of the results. For most problems, orderth=2 should be sufficient to obtain a reasonable degree of accuracy. Note: orderth should be an even integer.
df_deriv.rar_delay and multiply_deriv_empty
09-23
INPUT: xx state variable and delayed state variables columnwise par list of parameter values nx empty or list of requested state-derivatives (numbers of delay or zero) np empty or list of requested parameter-derivatives v matrix to multiply result with OUTPUT: J result of derivatives on righthandside multiplied with v
set_input_delay/set_output_delay
热门推荐
zyn1347806的博客
09-17 3万+
input delay和output delay是在SDC中经常会遇到的问题，看似简单其实还有很多模棱两可的问题的。特别是为什要设置input delay和output delay？常用的30%和70%的原因以及input delay和output delay有些情况下回设置负值。针对这些问题，我通过研究，把自己的一些总结进行记录，如有问题欢迎留言交流。 目录 input delay和output delay是什么？ input delay和output delay是什么？ 对于一个芯片...
VIVADO时序约束之Output Delay(set_output_delay)
aaaaaaaa585的博客
07-17 1万+
前言 I/O Delay约束主要有两个命令：set_input_delay和set_output_delay。 I/O Delay约束的主要目的同时钟约束一样，是告诉编译器，外部输入输出信号与参考时钟之间的相位关系，便于综合器能够真实和准确的对IO接口的信号进行时序分析，同时也有利于综合器的布局布线。 注意：I/O Delay约束和 IDELAYE、ODELAYE原语是完全不同的，前者是用于编译器进行时序分析的，后者是对数据进行延时的（由于建立时间和保持时间不满足，导致在接收数据有错时，需要对数据进行延迟，
通俗理解最大最小出入输出延时
Feng995883092的博客
05-23 2105
我奶奶都能理解最大最小输入输出延时了。
浅谈时序:set_ouput_delay
IC小鸽的博客
08-17 990
浅谈时序:set_ouput_delay
set_input_delay如何使用？
zhanghaijun2013的博客
09-06 4336
FPGA时序约束之set_input_delay
vivado.rar_vivado_vivado lisence_vivado license
07-14
vivado 软件license file已经验证
delay_add.rar_vivado_vivado VHDL_vivado时序_高层次综合
09-24
利用Vivado高层次综合实现的用HDL语言描述的时序的delay函数
vivado.rar_Vivado2016 license_vivado_vivado license_vivado lice
07-15
vivado 2016.1 license 亲测可用
Xilinx.zip_HLS VIVADO_vivado_vivado_hls_xilinx hls_xilinx HLS
07-15
XILINX大讲堂、十招加速Vivado IPI设计、Vivado HLS 中指针作为top 函数参数的处理、Vivado HLS 中的浮点设计编码风格与技巧、编写高效Vivado HLS 工程testbench 的三个要素
【Xilinx Vivado时序分析/约束系列7】FPGA开发时序分析/约束-FPGA单沿采样数据input delay时序约束实操
记录学习历程
03-17 3760
根据第六节的内容，本篇文章以实操讲解。 本次以实际工程进行（Vivado） 问题引入 FPGA管脚处时钟上升沿到达之后3ns是数据到达时间，时钟周期为10ns，如何约束input delay和察看时序报告？ 分析问题 从上面的时序图结合题目可以知道，因为FPGA管脚处时钟上升沿到达之后3ns是数据到达时间，则会就说明不存在Lrmin和Lrmax，也就是不考虑PCB布线长短的问题，在FPGA clock in的上升沿到来之后的3ns，FPGA data in数据拉高到来。 实际工程解决
vivado时序约束——(最大/最小)输入输出延时
小裘的博客
02-22 7309
引言 关于FPGA设计时的输入延时、输出延时的基本概念，网上已经有很多文章进行了介绍。 文章链接：FPGA静态时序分析 我主要也是通过上面这篇文章进行学习的。但是文章中对于最大输入延时的推导有一点小错误，而且整体上看比较复杂，为此本文进行了适当总结。 在很多文章的分析中，常常引入时钟抖动（jitter），时钟偏斜（skew），因此常常会显得比较复杂。为了便于分析，时钟的这部分不确定性我们可以暂时不考虑，即把发射（launch）和捕获（capture）的时钟看作完全相同的时钟。 建立时间与保持时间 在讨论输入
【Time14】input_delay
1615549892
07-05 940
input delay
vivado xdc约束常用命令
07-25
Vivado XDC 约束文件是一种常用的约束文件类型，用于对 FPGA 设计进行约束和控制。以下是一些常用的 Vivado XDC 约束命令： 1. set_property: 用于设置属性值，例如设置时钟频率、IO 标准等。 例如：set_property -dict {PACKAGE_PIN E19 IOSTANDARD LVCMOS33} [get_ports clk] 2. create_clock: 用于声明时钟，并指定其周期。 例如：create_clock -period 10 [get_pins clk] 3. set_input_delay: 用于设置输入信号的延迟。 例如：set_input_delay -clock [get_clocks clk] -max 2 [get_ports data_in] 4. set_output_delay: 用于设置输出信号的延迟。 例如：set_output_delay -clock [get_clocks clk] -max 2 [get_pins data_out] 5. set_false_path: 用于指定某些路径为 false path，表示不对其进行时序分析。 例如：set_false_path -from [get_pins/reset] -to [get_pins/data] 6. set_max_delay: 用于设置最大时延。 例如：set_max_delay 5 [get_pins/data] 这些是一些常见的 Vivado XDC 约束命令，可以根据具体设计需求进行使用。请注意，这里只提供了简要示例，实际使用时需根据具体情况进行适当修改。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值