Verilog语法学习（1）

模块

任何一个FPGA程序都是由模块组成的，一个模块又可以包含很多子模块。
一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。

module block (a,b,c,d);
	input a,b;
	output c,d;
	assign c= a | b ;
	assign d= a & b;
endmodule