[转] DFT--Design For Test

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一、DFT概念：可测试性设计

• 狭义理解：是指在芯片开发中的前端设计里增加为后期的ATE测试所准备的测试逻辑。 用于控制或产生测试向量，达到自动测试的目的。
• 广义理解：不仅包括为自动化测试所设计的测试逻辑 ，还涵盖了测试向量的产生，测试结果的分析等。

二、DFT存在的意义

• 筛选出出错的芯片：open/break
• 定位错误位置 提高工艺，
• 提高良率。
  
  故：不能实现质量的100%。

三、功能性测试 pk DFT

测试的三个阶段：越早发现错误越好

1. Wafer Sort (CP: circuit probe) —晶圆未切割封装，记号笔标错（die）
2. Final Test（FT）----封装之后
3. Board test :焊接到PCB板上测试，测试对象是边界、IO、ESD、burt-in test(老化测试）等

四、DFT流程概述

业内两种主流DFT流程

• DFT从架构阶段开始引入，在RTL阶段开始DFT设计和验证
• 在netlist阶段开始插入DFT相关设计

五、测试质量评价（区分良率):与良率和测试覆盖率相关

• DPM–Defective parts per million测试后的缺陷率，流入客户的部分。
• 测试覆盖率：Fault
• coverge(FC) 缺陷率：Defect level(DL)–对于确定的工艺，DL是确定的。
  
  举个例子：
  

六、Soc芯片的DFT测试：

1.Soc涉及的测试问题：

• 标准单元—基于SCAN的测试
• 储存器与模拟模块—BIST
• 硬核软核IP—BIST，SCAN
• 封装与IO—Boundary Scan

2 SOC的全面测试–测试顺序看哪部分的失败几率大

• DC参数测试：高低电平等。
• Scan BasedTest测试：在不影响原设计功能的情况下，把不可扫描的寄存器替换成可扫描的寄存器，可置入同时可读取寄存器数据，测试patter由ATE产生。
• BIST：Build-in Self Test内建自测试：Logic BIST / Memory BIST / Analog
• Test. 测试patter由内部产生。 Boundary
• Scan:边界扫描–芯片IO封装和管脚间/板级–JTAG组织提出的IEEE1149.1. function
• pattern:提高覆盖率 ESD test：加高压等 ETC

七、DFT流程

备注：此为参考模型，每一步可改变顺序

1.Test Items：

• Scan Based Test:
  
• Function/Capture模式：SE = 0，切换到D端
• Shift模式下：SE= 1，切换到SI端

2.物理故障常见模型：

• 故障测试的过程：故障激励和路径敏化
• 故障测试要素：控制点和观测点

模型1：Stuck_at Fault–用于低速测试

注意：多个故障点时，故障数量级为 3的n次方–>n为节点

模型2：Transition Delay Model:测试电路时序能否满足设计要求

• 掺杂浓度不稳定、金属导电率、光刻不规则所引起的故障
• slow-to-rise / slow-to-fall node

模型3：Path Delay Model:

• 针对关键路径建模

模型4：IDDQ：

• 检测CMOS短路/开路/粘连
• 通过观测静态漏电流变化完成对芯片的测试筛选

模型5：Bridge fault：

• 必须基于版图设计规则提取故障

3.Scan Test works：

1.Scan-Shift In
2.Force PI
3.Measure PO
4.Capture Virtual Outputs
5.Scan-Shift Out
—一个Patter周期。

作者：打着石膏脚的火星人
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