2020-05-20

最新推荐文章于 2023-10-08 19:41:25 发布
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分类专栏： 笔记
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vivado编译太慢，加快编译速度:1增加编译线程，2增量编译功能

（1）增加编译线程数。
vivado默认编译线程数2，在Tcl输入:get_param general.maxThreads查看。在Tcl输入:set_param general.maxThreads 4修改编译线程数。也可以修改为8线程，如果电脑支持的话。（如何查看自己电脑的线程数:cmd命令下输入wmic回车，在输入cpu get *，可以找到NumberOFcores为几核，下一个为线程数）
（2）使用增量编译功能。
如果改了少量代码，或则修改ILA(采样信号)使用增量编译功能。使用方法:一个已经编译好的程序，修改少量代码后，将route.dcp文件复制到桌面(roure.dcp文件默认在xxx.run/imple_1/)，然后在下图的位置右击(Design Run框的impl_1上右击)，点Set Incremental Compile，在use chekpoint选项卡里面选择刚才复制到外面的xxx_routed.dcp，然后就可以点编译了在这里插入图片描述

羊羊羊丫
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（55）FPGA时序违例的根本原因？
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03-31 545
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2020-08-20
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使用FDTD对LED的仿真实验（一） 1、制作一个蓝宝石衬底，折射率为1.7，长宽高视条件自己设定。 2、制作一个N-GaN长方体,折射率为2.5，长宽高视条件自己设定。 3、制作一个P-GaN长方体,折射率为2.5，长宽高视条件自己设定。 4、制作一个ZnO长方体,折射率为2.1，长宽高视条件自己设定。 4、创建grating_coupler制作一个光栅，命名为Raster，参数如图给出。 5、设置偶极子光源代替MQWs，设置为默认，位置位于P-GaN和N-GaN中间，波长设置为0.46
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Mulun_Zhu的博客
08-22 392
当ILA输入时钟是FIFO写入时钟cmos_clk（72MHz)，而监测的FIFO读出时钟是lcd_clk（50Hz），则可能导致竞争冒险，比如rd_data_count[9:0]是根据读出时钟上升沿变化，却在写入时钟上升沿被ILA读取。实际0fe->0ff->181->100->101。观察ILA输出波形，低第一位和高第三位来不及拉低。按理0fe->0ff->100->101。场景：使用ILA监测双时钟FIFO。
【FPGA】基于vivado FPGA设计过程中时序报红的分析及解决办法
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