The effect of LUT and cluster size on deep-submicron FPGA performance and density
1. 论文基本信息
2. 论文研究背景
- FPGA 中含有大量的逻辑块和路由资源等,增加 LUT 的输入 K 和 cluster 的 N 有
两个好处,一实现同样的函数需要更少的逻辑块,二减少关键路径上的逻辑块数量。但
是增加 LUT 和 cluster 也会带来负面效果,LUT 的尺寸和 K 是指数关系,cluster 的尺
寸和 N 是平方关系,同时还会增加路由的面积(在 FPGA 中路由面积占据了很大一部
分)。 - 借用作者的话,研究本篇文章的内容主要有以下几个因素:
- 研究者之前的工作主要集中在非簇逻辑块上,它们对区域和延迟有重要的影响。
- 研究者大多数是基于面积或者延迟的研究,并没有把两者结合起来。
- 先前的研究结果是基于集成电路过程代数,但比当前的过程代数大几个因素,因
此没有考虑到深亚微米的电效应。在本文的研究中,进行了详细的晶体管级电路设计,
为所有逻辑和路由元件进行适当的缓冲器和晶体管大小调整(来自“V. Betz, J. Rose,
and A. Marquardt, Architecture and CAD for Deep-Submicron FPGAs. Norwell, MA:
Kluwer, 1999.”)。 - 如今用于实验的计算机辅助设计 (CAD) 工具比十多年前首次提出这个问题时的
工具要好得多,新研究结果表明,在解释结果时较好的工具产生了不同的趋势。 - 针对于这类问题的研究,仔细地分析可能会实现更好的架构。
3. 论文研究目标
- 研究 LUT 的尺寸(多少输入)和簇的尺寸(包含多少个 BLE)对 FPGA 性能和逻
辑密度的影响。
4. 论文主要思路及创新点
- 本文中第二节描述了 FPGA 的全局结构以及逻辑块的内部结构、第三节详细介绍
了实验 CAD 流程和产生结果的步骤、第四节描述了逻辑和路由的架构,以及面积和延
迟模型、第五节给出实验结果、最后进行了总结以及对未来发展方向的说明。 - 主要思路:首先建立面积、延迟模型,在跨越所有体系结构中,遍历 LUT 的输入
2-7,cluster 所包含 BLE 的数量 1-7,实验 cluster 的输