Fast Carry Logic Chain(FPGA)

快速加法进位链

实现快速生成进位和借位信号同时可保证是一个数字可控的，固定单元延迟时间的延迟链。
1.实现原理
首先要了解全加器，即带有进位输入的半加器。
全加器真值表如下：

Ci(进位)	Ai	Bi	Si(求和)	Ci+1(进位)
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

很简单得到关系为
Si=Ai XOR Bi XOR Ci
Ci+1=(Ai AND Bi) OR (Ai AND Ci) OR (Bi AND Ci);
这是一般做法，但是如果仔细分析下真值表会发现其中的奥秘！！！
那就是当Ai=Bi时Ci+1=Bi(Ai也行)，Si=Ci;
当Ai!