Fast Carry Logic Chain(FPGA)

最新推荐文章于 2024-07-14 18:40:24 发布

壹零捌

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分类专栏： FPGA 文章标签： FCLA FPGA 快速进位加法链

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本文链接：https://blog.csdn.net/qq_36215315/article/details/103276187

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快速加法进位链是FPGA中实现数字可控、固定延迟的加法运算的关键技术。全加器的进位生成和进位传递可通过巧妙的逻辑设计实现，例如当输入相等时输出进位，不等则反转进位。这种设计通过异或门和多路选择器在Xilinx产品中得以应用。

摘要由CSDN通过智能技术生成

快速加法进位链

实现快速生成进位和借位信号同时可保证是一个数字可控的，固定单元延迟时间的延迟链。
1.实现原理
首先要了解全加器，即带有进位输入的半加器。
全加器真值表如下：

Ci(进位)	Ai	Bi	Si(求和)	Ci+1(进位)
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

很简单得到关系为
Si=Ai XOR Bi XOR Ci
Ci+1=(Ai AND Bi) OR (Ai AND Ci) OR (Bi AND Ci);
这是一般做法，但是如果仔细分析下真值表会发现其中的奥秘！！！
那就是当Ai=Bi时Ci+1=Bi(Ai也行)，Si=Ci;
当Ai!

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