2020-06-16

最新推荐文章于 2022-04-07 14:12:56 发布
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分类专栏： 笔记
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调试adi公司的ad9173-ebz，发现在mode3且fpga配置正常的情况下跑subclass1，sync出现偶尔拉高但基本都是低电平的情况，，排除ip核问题后开始排查硬件问题，考虑到时钟芯片扔出refclk与sysref分别走的是时钟的两组口子，给fpga与9173的refclk是两组，看起来能走一组的br40ext的电容没有接，sysref直接从两组不同的口子出去，测量sysref发现fpga的信号与9173的信号有90（实际测量79）度的相差，而9173是上升沿开始对齐，fpga也是，可能有概率fpga的相位领先了90度，继续调试以确认

qq_36672776
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JESD204B调试记录（AD9164 5G采样率，12.5G线速率）
qq_42098653的博客
06-14 2711
JESD204B调试记录（AD9164）
JESD204B 协议解析和参数理解
yundanfengqing_nuc的专栏
08-21 8385
目录  1. 概述     2. 时钟 3. 同步协议 4. 参数理解  1. 概述     在JESD204接口出现以前，数模转换器的数字接口绝大多数是差分LVDS的接口，这就造成了布板的困难，当PCB的密度很大的时候就需要增加板层从而造成制版的成本。但是...
AD9173/AD9689 FMC采集板卡调试记录
jingjiankai5228的博客
02-13 7150
花了近两天时间将AD9173 FMC板卡驱动了一下，简单记录下遇到的问题 首先AD9173为ADI推出的最大支持12.6G采样率的DAC器件，由于寄存机繁多，所以比较适合C语言进行配置，官方也提供了一个AD9172的配置流程，AD9173基本类似，驱动的第一步是先要完成器件的寄存器访问，这个可以根据实际平台进行选择，我这里用的是zynq器件，但是为了移植方便，我一般不用自带的SPI接口，个人习惯SPI时序由逻辑PL端完成，这样有个好处是方便移植，即使跑操作系统也可以省去设备树添加的工作。 寄存器配置完成，.
2020-09-01
qq_36672776的博客
09-01 240
ad9173ebz调通，主要问题是xilinx ip核的某些部分可能不一定允许修改，在ip核生成时，f=2，而实际需求是1，axi寄存器修改了，但是猜测为没有执行。 调通后上电，烧录顺序有要求，先烧录fpga，再烧录hmc和ad的程序。 ...
Xilinx SRIO_gen2关于时钟的问题
小裘的博客
04-03 6067
参考时钟（reference clock） 在一开始，我一直不太清楚参考时钟是什么。其实看框图就很清楚，refclk是由系统时钟（sys_clk_p和sys_clk_n）经过差分信号输入缓冲（IBUFDS）得到的，因此refclk其实是和系统时钟同样频率的一个单端信号。从框图中还可以看出，refclk还连接到了串行收发器端，这也和手册中的文字描述是一致的。 最让人费解的是，对于不同链路速率的传...
基于FPGA实现AD的确定性延时
weixin_44482267的博客
12-27 1111
基于FPGA实现AD的确定性延时 简介：本文档主要是对204b同步原理的一些说明，经过测试多片AD之间的延时可以到10ps以内； （只是一个简单的记录，方便以后回顾，可能没有介绍的太过于详细，但是大体方向是没有错的。） 1.同步原理 在AD中共有三种同步方式： 时间戳实现同步，此方法即通过将采集到的SYSREF加入在数据中，FPGA在收到数据之后，通过时间戳的位置来同时输出数据以此达到同步；（缺点：从AD采集到FPGA发送之间的延时随上电时间会变化。） SYSREF同步，此方法即通过SYSREF来产生LM
2020-08-17
qq_42749341的博客
08-17 328
目录代码实现运行结果 代码实现 import numpy as np from sklearn.linear_model import LinearRegression, RidgeCV, LassoCV, ElasticNetCV from sklearn.preprocessing import PolynomialFeatures import matplotlib.pyplot as plt from sklearn.pipeline import Pipeline # 处理warning from
2020-12-06
qq_53040634的博客
12-06 3101
标题:对于红外循迹小车的进一步认知、组装、与实验运行。 1.对于模块的重新准备。 这次选择了更加便捷的四路循迹模块。 2.四路循迹模块安装原理图示 3.l289n电机安装同上期一样，需要空出循迹模块的安装位置进行相同的接线。 4. (1)烧录的程序 #-- coding:UTF-8 -- import RPi.GPIO as GPIO import time #小车电机引脚定义 IN1 = 20 IN2 = 21 IN3 = 19 IN4 = 26 ENA = 16 ENB = 13 #小车按键定义
第3章 第2节 树及二叉树(C++版)-2020-06-16.pdf
07-28
第3章 第2节 树及二叉树(C++版)-2020-06-16
CBM209X UMPToolV7200(2020-03-19).rar
04-20
"CBM209X Flash Support List（2020-3-16）.pdf" 文件列出了CBM209X系列芯片支持的闪存类型和规格，这对于确定哪些设备可以使用UMPTool进行操作非常有帮助。开发者和维修人员可以根据此列表选择兼容的闪存设备。 ...
trace_2020-06-14 06_37_28 997.txt
10-10
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Snipaste_2020-06-13_00-16-59.jpg
06-13
最新代码提交码云。五个指令即可完成，上传 了2个图片。五个这里都在图里，如果不懂请关注一下私聊我。细心看完。码云和github都是差不多的
ADI评估板EVAL-AD9174开发记录---上
weixin_43813325的博客
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1、AD9174配置 本设计采用AD9174，其是一款高性能、双通道、16位数模转换器(DAC)，支持高达12.6 GSPS的DAC采样速率。该器件具有8通道、15.4 Gbps JESD204B数据输入端口、高性能片内DAC时钟倍频器和数字信号处理功能，适合单频段和多频段直接至射频(RF)无线应用，本设计要求 （1）200M用户数据，通道内插x6，主路径内插x8，总共48倍内插，实现fs=9.6GHz； （2）输入设备时钟频率为device clk=9600/16=600MHz，同时设备参考时钟=9600
JESD204接口调试总结——Xilinx JESD204B数据手册的理解
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提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 JESD204接口调试总结——Xilinx JESD204B数据手册的理解时钟架构Subclass 1SYSREF Sampling Clock Edge确定性时延 时钟架构 设计中采用如下图所示时钟设计图，主要是refclk和coreclk分开的 图 3-1 显示了最通用和最灵活的时钟方案，其中使用单独的 refclk 和 glblclk 输入分别提供收发器参考时钟和内核时钟。 通过这种配置，参考时钟和内核时钟是物理上独立的时钟，可以
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vivado中JESD204B IPcore的调用 一.configuration页面 1、transmitter or receive：当发送数据时FPGA作为transmitter，如用于DAC、当接受数据时FPGA作为receiver，如用于ADC时。 2、LMFC buffer：buffer容量要大于一个多帧数据容量，大于8xFxK。 F: 每帧中字节数 K：每个多帧中帧数 3、lanes：每个link中数据通道数。 4、pattern gen：用于测试模式 5、clocking：AXI4-LITE
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1.什么是JESD204B 该标准描述的是转换器与其所连接的器件（一般为FPGA和ASIC）之间的数GB级串行数据链路，实质上，具有高速并串转换的作用 。 2.使用JESD204B接口的原因 1.      不用再使用数据接口时钟（时钟嵌入在比特流中，利用恢复时钟技术CDR） 2.      不用担心信道偏移（信道对齐可修复此问题，RX端FIFO缓冲器） 3.      不用再使用大量I
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[assembly: UnityEngine.UnityAPICompatibilityVersion("2020.3.16f1")] ``` 这样可以确保代码在指定版本的Unity上编译运行。另外，还需要确保使用的Unity API在当前版本中是可用的。如果以上方法都无法解决问题，...
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