MeionDZ:系统时钟速率与数据时钟频率有仿真问题

Q：

杜勇老师，您好！

最近看了您2015年版的《数字调制解调技术的MATLAB与FPGA实现 Altera Verilog版》和相应的程序。关于书上第七章例7.6、例7.7中testbench中的时钟频率有些疑惑，您在https://blog.csdn.net/qq_37145225/article/details/85718344?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522158849271219725247618091%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fblog.%2522%257D&request_id=158849271219725247618091&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2~blog~first_rank_v2~rank_v25-6这篇博文中解释了使用50MHz时钟或25MHz时钟与8MHz时钟的仿真效果应该是一样的，只要数据速率与系统时钟的比例关系不变，调制及解调出的结果就完全相同。

可我将您用例7.7中的时钟频率由25MHz改为8MHz，解调出的I、Q信号有畸变，并且影响了解调后的数据判决，如附件图所示（用的光盘用例，程序其他地方没有改动）。

希望您百忙之中抽空回复，谢谢！

 

A：

你好，系统采用一个统一的时钟信号处理，则电路各个部件均是在这个时钟控制下工作的。行为仿真时不同频率不会影响仿真结果。7.7中的数据速率与时钟频率有对应关系，因此改时钟频率，对数据速率与要按比例修改。实例的设计对时钟速率与数据速率有前提条件，仿真时要满足这个条件。

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