DEBUG记录——VCS对Xinlinx FPGA代码仿真

前言

作为芯片从业人员对原型验证的名头应该都不陌生，目前原型主要包括三类：S家的Emulation、C家的Palladium以及FPGA。面对前两个的昂贵费用，FPGA也是最多人所接触的方式。
同时为了方便FPGA的高效验证，一般会选择将EDA的用例针对FPGA的代码进行回归，下面就是给出VCS仿真Xinlinx代码的处理方法。

一、增加仿真库

ifeq ($(fpga),on)
	     COMPILE_OPTS += -y $(XINLINX_VIVADO)/data/verilog/src/unisims \
						 -y $(XINLINX_VIVADO)/data/verilog/src/unimacro \
						 -y $(XINLINX_VIVADO)/data/verilog/src/retarget \
						 -f $(XINLINX_VIVADO)/data/secureip/secureip_cell.list.f \
						 +incdir+$(XINLINX_VIVADO)/verilog/src \
						 +libext+.v +verilog2001ext+.vp \
						 $(XINLINX_VIVADO)/data/verilog/src/glbl.v
endif

二、顶层例化

module top;
	……
	glbl u_glbl();
endmodule