设计实例06-序列检测

Iam柒年

已于 2022-09-02 15:09:29 修改

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分类专栏：设计文章标签： verilog 芯片

于 2021-09-25 21:57:00 首次发布

本文链接：https://blog.csdn.net/qq_37884273/article/details/120478434

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学习：b站视频
更新：2022/9/2，新增检测方法

状态机检测

简要概括三段式状态，使用三个always块描述

使用同步时序逻辑，描述状态转移
使用组合逻辑，判断状态转移条件，描述状态转移规律
使用同步时序逻辑，描述没端口的输出行为

题目如下：
要求检测11010字符串，检测到完整序列时，dout输出1，否则为0
状态图：
在这里插入图片描述
FSM代码：

///check state 11010
module FSM(
  input        clk,
  input        rst_n,
  input        din,
  output reg   dout
);

  localparam
  IDLE = 6'h1,
  A    = 6'h2,
  B    = 6'h3,
  C    = 6'h4,
  D    = 6'h5,
  E    = 6'h6;
  
  reg[5:0]  cur_state, nex_state; 

  always@(posedge clk or negedge rst_n) begin
    if(!rst_n)
      cur_state <= IDLE;
    else
      cur_state <= nex_state; //状态打一拍寄存，时序逻辑，非阻塞赋值
  end
  
  always@(*) begin
    case(cur_state) //组合逻辑判断条件，打一拍寄存后的状态，以及输入信号
      IDLE: if(din == 1'b1) nex_state = A;   //状态跳转，组合逻辑，使用阻塞赋值
            else nex_state = IDLE;           
      A: if(din == 1'b1) nex_state = B;
         else nex_state = IDLE;
      B: if(din == 1'b1) nex_state = B;
         else nex_state <= C;
      C: if(din == 1'b1) nex_state = D;
         else nex_state = IDLE;
      D: if(<