时序逻辑电路的建立，保持时间裕量分析

最新推荐文章于 2024-05-14 17:23:04 发布
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分类专栏： IC FPGA Digital IC
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本文介绍了时序逻辑电路中建立时间和保持时间的概念，以及它们的裕量计算。通过分析寄存器和组合逻辑电路的交互，讨论了时钟延迟和抖动对建立时间、保持时间裕量的影响，强调了优化组合逻辑延时和时序设计的重要性。
摘要由CSDN通过智能技术生成

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先读文章：《寄存器以及建立保持时间，输出延时介绍》

先读文章：《初识Verilog描述-1》

在Verilog里，时序逻辑电路即表示如下图所示的电路。前后两级寄存器之间有一个组合逻辑运算电路。

这里写图片描述
假设寄存器的建立时间要求为tsetup, 保持时间要求为thold, 输出延时为tcq。

故对于第一个寄存器，时钟上升沿之后，经过时间tcq数据才从Q端输出。波形图示如下。

这里写图片描述

假设组合逻辑运算电路的运算耗时为tlogic。故运算后的数据在时钟上升沿之后经过时间tcq+tlogic才到达下一级寄存器的D端，图示如下。

image.png

那么对于下一级寄存器在接下来到来的时钟上升沿采集数据，其必须要满足建立保持时间要求。

建立时间：既数据D至少需要提前于clk上升沿多长时间到来，数据的采集才不会出错。

从上述分析可得数据D提前于clk上升沿的时间为 tcycle-(tcq+tlogic

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小鱼同学
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