时序逻辑电路的建立，保持时间裕量分析

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先读文章：《寄存器以及建立保持时间，输出延时介绍》

先读文章：《初识Verilog描述-1》

在Verilog里，时序逻辑电路即表示如下图所示的电路。前后两级寄存器之间有一个组合逻辑运算电路。

假设寄存器的建立时间要求为tsetup, 保持时间要求为thold, 输出延时为tcq。

故对于第一个寄存器，时钟上升沿之后，经过时间tcq数据才从Q端输出。波形图示如下。

假设组合逻辑运算电路的运算耗时为tlogic。故运算后的数据在时钟上升沿之后经过时间tcq+tlogic才到达下一级寄存器的D端，图示如下。