sdc概述

sdc概述

时序分析基本概念介绍——SDC概述
sdc有人认为是standard design constraints，也有人认为是synopsys design constraints，我个人更倾向于后者。sdc是后端芯片设计的命脉，对电路的时序、面积和功耗进行约束。后端timing工程师在编写sdc文件时要非常注意，一个错误的false path或者一个错误的case constant(控制模式类型的常量)都会导致芯片成砖。

约束主要分为以下几类：
1.芯片工作速度。时钟频率相关，比如create_clock,create_generate_clock
2.芯片的边界约束。set_input_delay,set_output_delay
3.定义芯片的一个设计违例。DRV相关，set_max_fanout,set_max_capacitance,set_max_transition
4.定义芯片的特殊路径。set_false_path,set_multicycle_path
5.定义芯片中禁止的timing_arc(时序弧)。set_disabled_timing

值得注意的是不同阶段的sdc是有区别的。综合阶段，因为布线模型比较粗糙，一般都会加大sdc约束。CTS之前又由于时钟网络尚未布线，一般会加大uncertainty。还有signoff工具和PR工具，由于时序引擎不一样，时序约束也会有区别。

下面介绍具体sdc命令

1.时钟相关

create_clock
create_generate_clock
set_clock_uncertainty
set_clock_grou