亚稳态的分析与处理

亚稳态

1.亚稳态的产生原因：

D 触发器在时钟上升沿左右定义了一个亚稳态窗口–建立时间+保持时间（较新的逻辑器件会有较小的亚稳态窗口），在这段时间内，输入信号和时钟都应该保持不变。如果 D 触发器的输入数据在这个时间窗口内发生变化（数据更新），那么就违反了建立时间和保持时间的要求，从而产生了时序违规（Timing Violation）。

以下条件中，信号可能会违背时序要求
1、输入信号是异步信号
2、信号跨时钟域工作
3、组合逻辑延迟导致数据输入在亚稳态窗口发生变化

2.亚稳态的具体表现：

当一个 D 触发器进入亚稳态时，其输出端 Q 在时钟上升沿之后，会由比较长的一段时间处于不确定的状态，在这段时间里 Q 端在 0 和 1 之间处于振荡状态，需要一段时间才能稳定下来（通常情况下，一个时钟、或者两个时钟的时间之内可以返回稳态），经过稳定时间之后 Q 端将稳定为 0 或 1 ，但是具体是 0 或 1 却是随机的，与输入没有必然关联。

在这个达到稳定之前的时间内，D 触发器输出一些中间级电平，或者可能处于振荡状态，或者可能会沿着信号通道上的各个 D 触发器级联式传播下去，最终导致