SYN重要知识点总结

Jay丶ke

已于 2023-08-01 15:32:45 修改

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分类专栏：数字逻辑综合文章标签： fpga开发 verilog

于 2022-05-31 09:43:18 首次发布

本文链接：https://blog.csdn.net/qq_39541098/article/details/125004505

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本文详细介绍了SYN流程，包括SYN Flow的三个主要步骤：翻译、逻辑优化和门级映射，以及设计约束的设置，如时序路径约束、工作环境属性约束等。在综合后处理阶段，讨论了综合网表处理、相关文件生成及其重要性。SYN在FPGA开发和Verilog设计中起着关键作用。

摘要由CSDN通过智能技术生成

SYN

synthesis = translation + logic optimization + gate mapping

DC工作流程主要分为这三步

Translation ：翻译，主要把描述RTL级的HDL语言，在约束下转换成DC内部的统一用门级描述的电路（Generic Boolean Gates)（DC自己的库表现）,以GTECH或者没有映射的ddc形式展现。
Logic optimization：逻辑优化，就是把统一用门级描述的电路进行优化，就是把路径调整一下，门给改一下等等。
Gate mapping ：门级映射，DC用一些厂商的工艺库把优化后的电路给映射出来，得到一个.ddc文件。这个.ddc文件可以包含许多丰富的信息，比如映射的门电路信息与网表、.v格式的网表、延时信息（sdf）、工作约束(sdc)等信息。（.ddc不能用文本编辑器打开）。.ddc这个包含的网表文件是实际意义的网表文件，而.v这个形式的网表是用来做后仿真的文件。<

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