Altera内部结构（五）：Cyclone IV芯片结构之时钟网络

时钟网络

时钟网络，用于将时钟的输出接到各个LAB、M9K、嵌入式乘法器等，相当于公路，连接各个城镇。

Cyclone IV GX 器件提供了多达 12 个专用时钟管脚 (CLK[15…4])，以用于驱动全局时钟 (GCLKs)。Cyclone IV GX 器件的每一侧 ( 左侧除外 ) 支持四个专用时钟管脚，这些时钟管脚能够驱动高达 30 个 GCLK。
Cyclone IV E 器件提供了多达 15 个专用时钟管脚 (CLK[15…1])，以用于驱动高达 20个 GCLK。Cyclone IV E 器件的左侧支持三个专用时钟管脚，在顶端、底部及右侧支持四个专用时钟管脚 (EP4CE6 与 EP4CE10 器件除外 )。EP4CE6 和 EP4CE10 器件仅在器件左侧支持三个专用时钟管脚，在器件右侧支持四个专用时钟引脚

全局时钟网络

普通时钟网络就相当于是城镇之间的省道国道，而全局时钟网络（GCLK 网络）就相当于高速公路，速度更快。

GCLK 驱动整个器件，并对器件各象限提供时钟。 器件中的所有资源 (I/O 单元、逻辑阵列模块(LAB)、专用乘法器模块以及 M9K 存储器模块 ) 都能够将 GCLK 用作时钟资源。 这些全局网络资源可用于控制信号，例如：由外部管脚驱动的时钟使能及清零信号。另外，内部逻辑也能够驱动 GCLK，以用于内部生成的 GCLK 和异步清零、时钟使能，或者其它具有高扇出的控制信号。

如果不使用专用时钟管脚来驱动 GCLKs，那么可以将这些管脚用作通用输入管脚来驱动逻辑阵列。然而，当使用这些管脚作为通用输入管脚时，它们并不支持 I/O 寄存器，必须使用基于 LE 的寄存器来替代 I/O 寄存器。

时钟控制模块

可以知道，能作为时钟控制模块输入来控制全局时钟的有 ：专用时钟输入、两用时钟输入、I/O输入、PLL的输出和内部逻辑
每一个 Cyclone IV GX 器件均提供高达 30 个时钟控制模块，而每一个 Cyclone IV E 最多可提供 20 个时钟控制模块。

在时钟控制模块中，最多的就是多路选择器，通过不同的选择，达到将不同来源的时钟输出到全局时钟。

时钟网络和时钟控制模块的位置

器件的每一侧均有5个时钟控制模块
因为EP4CE6 和 EP4CE10 器件中只有两个PLL，所以PLL_3 与 PLL_4 在 EP4CE6 和 EP4CE10 器件中不可用