以4选1多路选择器为例:
Verilog描述(用case语句)
module data_selector41(sel,in,out);
input [1:0] sel;
input [3:0] in;
output out;
reg out;
//若括号里均为0,则out必为0,完全可以不执行always语句
always @(sel or in)
begin
case({sel[1],sel[0]})
2'b00: out <= in[0];
2'b01: out <= in[1];
2'b10: out <= in[2];
2'b11: out <= in[3];
default: out <= 1'bx;
endcase
end
endmodule
①先运行一遍看有没有错误
②若程序不报错,新建一个Verilog HDL File文件,写测试程序
其测试程序为: