用 Quartus Ⅱ 调用 ModelSim 联合仿真

最新推荐文章于 2024-03-08 13:49:23 发布

我不叫施展诶

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文章标签： verilog

本文链接：https://blog.csdn.net/qq_41270858/article/details/110002946

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本文以4选1多路选择器为例，详细介绍了如何使用Quartus Ⅱ进行Verilog代码编写，并通过设置Assignments和选择测试程序，调用ModelSim进行联合仿真。在完成代码编写并确保无误后，创建测试程序，最后成功实现仿真，观察到的仿真波形展示了设计的功能。

摘要由CSDN通过智能技术生成

以4选1多路选择器为例：

Verilog描述（用case语句）

module data_selector41(sel,in,out);
    input [1:0] sel;
    input [3:0] in;
    output out;
    reg out;
    //若括号里均为0，则out必为0，完全可以不执行always语句
    always @(sel or in)
        begin
            case({sel[1],sel[0]})
                2'b00: out <= in[0];
                2'b01: out <= in[1];
                2'b10: out <= in[2];
                2'b11: out <= in[3];
                default: out <= 1'bx;
            endcase
        end
endmodule

①先运行一遍看有没有错误

②若程序不报错，新建一个Verilog HDL File文件，写测试程序

其测试程序为：

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用 Quartus Ⅱ 调用 ModelSim 联合仿真

以4选1多路选择器为例：Verilog描述（用case语句）module data_selector41(sel,in,out); input [1:0] sel; input [3:0] in; output out; reg out; //若括号里均为0，则out必为0，完全可以不执行always语句 always @(sel or in) begin case({sel[1],sel[0]})
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