Arria 10 收发器 PHY 用户指南

Intel® FPGA(前身为 Altera FPGA)的 Arria 10 器件最多可提供 96 个收发器通道，这些收发器采
用集成的先进高速模拟信号调节和时钟数据恢复技术，适合用于芯片到芯片、芯片到模块以及背板
收发。

Arria 10 GX 和 SX 器件所配备的 GX 收发器通道在用于芯片到芯片收发和背板收发时，所支持的
最高数据速率分别为 17.4 Gbps 和 12.5 Gbps。

Arria 10 GT 器件最多可配备 6 个 GT 收发器通道，这些通道在用于短距离芯片到芯片收发和芯片
到模块收发时最高可支持 25.8 Gbps 的数据速率。此外，GT 器件还配备 GX 收发器通道，这些通
道用于芯片到芯片收发最高都可支持 17.4 Gbps 的数据速率，用于背板收发最高都可支持 12.5
Gbps 的数据速率。如果 6 个 GT 通道全部用于 GT 模式中，那么 GT 器件还会有多达 54 个 GX 收发器通道。
针对功耗敏感型关键设计， Arria 10 收发器支持低功耗模式，这种模式下芯片到芯片的数据收发速
率最高可达 11.3 Gbps。对于两侧均有收发器的 GX 器件，可以在标准模式和低功耗模式下分别操
作每一侧。通过过采样，您可以实现低于 1.0 Gbps 的发送和接收数据速率。

Arria 10 GT 器件配备 72 个收发器通道和四个 PCI Express 硬核 IP 模块。一共 6 个 GT 收发器通
道，这些通道最高可支持 25.8 Gbps 的数据速率。

在 GT 器件中，GXBL1E、GXBL1G 和 GXBL1H 这些收发器 bank 各包含两个 GT 收发器通道。收发器 bank GXBL1E 和 GXBL1H 通道 3 和 4 可用作 GT 或 GX 收发器通道。收发器 bankGXBL1G 通道 0 和 1 可用作 GT 或 GX 收发器通道。当没有任何 GT 收发器通道能够被用作 GT 收发器通道时， bank 中的整个收发器通道可以重配置为 GX 收发器通道。不过，当收发器 bankGXBL1E、GXBL1G 和 GXBL1H 中的任何 GT 收发器通道被使能为 GT 收发器通道时，收发器bank 中剩余的通道不能与除收发器 bank 中其它 GT 通道外的通道使用。

 最大的 SX 器件包含 48 个收发器通道。所有 SX 器件都包含 GX 类型的收发器通道。SX 器件中的收发器 bank 位于器件左侧边缘。

x1 时钟线

x1 时钟线将 PLL 的高速串行时钟输出布线到收发器 bank 中的所有通道。然后，低速并行时钟由该特定通道的本地时钟生成模块(CGB)生成。Non-bonded 通道配置使用 x1 时钟网络。
x1 时钟线可以由 ATX PLL、fPLL 驱动，或者由收发器 bank 内的两个通道 PLL 之一(用作 CMU
PLL 时的通道 1 和 4)来驱动。

 x6 时钟线

x6 时钟线布线收发器 bank 中的时钟。x6 时钟线由主 CGB 驱动。主 CGB 仅可以由 ATX PLL 或
fPLL 驱动。因为 CMU PLL 无法驱动主 CGB，所以 CMU PLL 无法用于绑定目的。由两个主 CGB
分别驱动。收发器 bank 中的所有通道都由 x6 时钟线驱动。
对于 bonded 配置模式，使用主 CGB 的低速并行时钟输出，旁路每个通道中的本地 CGB。对于
non-bonded 配置，主 CGB 也提供高速串行时钟输出至每个通道，而无需旁路每个通道中的本地
CGB。
x6 时钟线也驱动 xN 时钟线，从而将时钟布线到邻近的收发器 bank。

xN 时钟线

xN 时钟线布线多个收发器 bank 中的收发器时钟。
主 CGB 驱动 x6 时钟线以及 x6 时钟线驱动 xN 时钟线。有两个 xN 时钟线：xN 向上和 xN 向下。
xN 向上时钟线将时钟布线到主 CGB 以上的收发器 bank 中，xN 向下时钟线将时钟布线到主 CGB
以下的收发器 bank 中。xN 时钟线可以被用于 bonded 和 non-bonded 配置中。对于 bonded 配
置，主 CGB 的低速并行时钟输出被使用，并且每个通道内的本地 CGB 被旁路。对于 non-bonded
配置，主 CGB 对每个通道提供一个高速串行时钟输出。

xN 时钟网络的最大通道跨度是包含驱动 PLL 和主 CGB 的收发器 bank 的上两个收发器 bank 到它
的下两个收发器 bank 之间的距离。最多 30 个通道可用于单 bonded 或 non-bonded xN 组中。
驱动 bonded 或 non-bonded 模式中的通道时，xN 时钟网络所支持的最大数据速率取决于驱动收
发器 bank 的电压。

本地时钟生成模块(local CGB)
主时钟生成模块(master CGB)

每个发送器通道都有一个本地时钟生成模块(CGB)。对于 non-bonded 通道配置，发送 PLL 生成的
串行时钟驱动每个通道的本地 CGB。本地 CGB 生成串行器和 PCS 使用的并行时钟。
每个收发器 bank 中有两个独立的主 CGB。主 CGB 具有和每个收发器通道内的本地 CGB 相同的功能。通过使用 x6 时钟线，主 CGB 的输出可以被布线到收发器 bank 内的其它通道。通过使用
xN 时钟线，主 CGB 的输出也可以被布线到其它收发器 bank 中的通道。每个发送器通道具有一个
多路复用器，以便从本地 CGB 或主 CGB 选择自身的时钟源。

时钟生成模块和时钟网络
每个收发器通道的本地时钟可以由通过 x1 网络的本地 CGB 提供，或者由通过 x6/xN 网络的主
CGB 提供。例如，如红色高亮显示的路径，fPLL 1 驱动 x1 网络，依次驱动主 CGB。主 CGB 之后驱动 x6 时钟网络，布线时钟到本地通道。如蓝色高亮显示的路径，ATX PLL 0 也可以驱动 x1 时钟网络，可以直接驱动一个通道的本地 CGB。在这种情况下，由本地 CGB 生成低速并行时钟。