菜鸟FPGA低速总线专题
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9527华安
两年半FPGA练习生经验、6年FPGA项目开发经验,任职于军工、985高校、科研院所等机构;提供各种FPGA开发完整解决方案。。。
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FPGA动态配置si5338输出差分时钟,提供工程源码和技术支持
FPGA动态配置si5338输出差分时钟,提供工程源码和技术支持本设计使用si5338芯片输出3路差分时钟,时钟频率可通过i2c总线自由配置,本设计提供i2c总线配置源码,提供si5338芯片设计原理图,提供si5338芯片官方软件的使用方法,本设计经过反复大量测试稳定可靠,可在项目中直接移植使用,工程代码可综合编译上板调试,可直接项目移植,适用于在校学生、研究生项目开发,也适用于在职工程师做项目开发,可应用于医疗、军工等行业的高速信号时钟配置领域;提供完整的、跑通的工程源码和技术支持;原创 2023-04-27 10:14:44 · 2976 阅读 · 3 评论 -
FPGA解析串口协议帧4.0版本,移位寄存器实现,提供仿真文件以及源码
FPGA解析串口协议帧4.0版本,移位寄存器实现,提供仿真文件以及源码4.0版本优势如下:1:代码简单,加注释一共才50行;2:因为没有状态机,所以自带错误重发功能;3:移位寄存器实现,学习性较强;4:带仿真文件,方便自行修改和验证;原创 2023-02-16 17:54:08 · 1045 阅读 · 1 评论 -
FPGA纯verilog代码读写N25Q128A QSPI Flash 提供工程源码和技术支持
本设计功能和使用流程如下:1、VIO模拟按键:启动一次QSPI读写操作,高电平有效;2、QSPI读写驱动:verilog代码实现,根据输入的指令和地址输出/输入QSPI数据;3、QSPI读写操作:读ID-->块擦除-->写入256个字节数据到Sector0-->读出256个字节数据-->缓存FIFO;4、缓存FIFO:缓存读出的256个字节数据,等待串口读取;5、串口发送:读取缓存FIFO数据,发送上位机显示;原创 2023-02-08 22:39:29 · 7136 阅读 · 0 评论 -
FPGA解析串口协议帧3.0版本,增加了错误重发功能,提供仿真文件以及源码
FPGA解析串口协议帧3.0版本,增加了错误重发功能,提供仿真文件以及源码串口协议帧组成如下:帧头0xaa 0xbb 有效数据4个字节 和校验1个字节 帧尾0xcc 0xddFPGA解析出4个字节的有效数据输出,并生成数据有效信号原创 2023-02-07 20:10:16 · 2337 阅读 · 4 评论 -
FPGA驱动24C04实现读写操作,提供工程源码和技术支持
FPGA驱动24C04实现读写操作,提供工程源码和技术支持设计很简单,分为以下几步:1:上电等待250ms,让24c04准备好;2:发起一次写操作,并给出写地址和写数据;3:完成写操作后,写地址和写数据累加,并循环写255次;4:写完255个数据后,发起读操作,并给出读地址;5:完成读操作后,读地址累加,并循环读255次;6:读完255个数据后,再从第一步开始循环;原创 2022-12-16 10:30:27 · 2607 阅读 · 0 评论 -
小小白对SPI的理解,基于米联客例程的FPGA实现
SPI协议,大佬们讲得很多,但总感觉没有讲到小白的痛处,比如:极性和相位极性指的是空闲状态下时钟的电平状态,这个很好理解,verilog代码也很好实现,比如,极性为0,表示空闲状态下时钟的电平为低,verilog代码只需要将时钟寄存器的初始值设为0即可,反之亦然;相位为0,表示在数据在时钟的第一个跳变沿被采集,啥意思?小白在这里就懵了,更别说写代码了,以极性为0举例,假设极性为0,相位为0,那么,数据将在spi时钟的第一个跳变沿被采集,换言之,数据将在spi时钟的上升沿被采集,代码如何实现?假设我原创 2021-12-23 22:52:34 · 865 阅读 · 1 评论 -
基于FPGA的串口指令帧接收与解析的verilog代码
基于FPGA的串口指令帧接收与解析的verilog代码网上的verilog串口指令帧接收与解析源码很多,但大多数都说不到点子上,对初学者来说很不友好,今天分享一个自己调通的小工程。串口指令帧格式如下:串口接收模块直接用的正点原子的源码,个人感觉正点原子的代码虽然写得冗杂,但严谨性还行,数据在波特率计数周期的中间点采集,源码如下:module uart_recv( input sys_clk, //系统时钟 input原创 2022-02-21 09:51:25 · 6553 阅读 · 0 评论 -
FPGA解析串口协议帧升级版,优化了代码,提供仿真文件以及源码
。。。。。。。。。。。。。。。。。。。。。。原创 2022-07-01 09:57:30 · 2072 阅读 · 2 评论