FPGA动态配置si5338输出差分时钟,提供工程源码和技术支持

1、前言

如今的FPGA板卡随着FPGA本身性能的提高也越来越高端,特别是在高速接口方面表现得越发明显,以Xilinx的7系列FPGA为例,板卡上一般都会有DDR3、SFP、QSFP、SADA、PCIE、FMC等高速接口,不同的高度接口对时钟的要求并不完全一致,而比如vivado调用的PLL IP核无法生成差分输出时钟,所以目前市面上的友商板卡几乎都是使用专用的时钟芯片,比如某型号的,用跳线帽来决定输出那种频率的时钟,这种方法不能说不好,但至少不帅。。。使用前还要去弄一下跳线帽,感觉有点坤里坤气。。。所以si5338这种芯片就出来了。。。它可以通过i2c总线编程实现输出差分时钟频率的自由配置。

本设计使用si5338芯片输出3路差分时钟,时钟频率可通过i2c总线自由配置,本设计提供i2c总线配置源码,提供si5338芯片设计原理图,提供si5338芯片官方软件的使用方法,本设计经过反复大量测试稳定可靠,可在项目中直接移植使用,工程代码可综合编译上板调试,可直接项目移植,适用于在校学生、研究生项目开发,也适用于在职工程师做项目开发,可应用于医疗、军工等行业的高速信号时钟配置领域;
提供完整的、跑通的工程源码和技术支持;
工程源码和技术支持的获取方式放在了文章末尾,请耐心看到最后;

2、设计框图

设计框图如下:
在这里插入图片描述
FPGA通过i2c配置模块配置si5338时钟芯片输出3路差分时钟,频率分别为200M、156.25M、125M,为了单独测试是否配置成功,可以用示波器测试时钟引脚,也可以像我这样将3路时钟接入FPGA,经过差分转单端解为单端时钟,再经过LED闪灯模块使与之连接的LED灯闪烁,很简单那,LED闪灯这块属于验证性质,可以删除不要。

3、si5338原理图设计

si5338输入为50M时钟,输出3路差分时钟,引出i2c配置引脚致FPGA,原理图暂不在文章里给出,但会整体打包在资料里,感兴趣的可以下载完整的资料包。路径如下:
在这里插入图片描述

4、si5338使用流程

首先安装官方给的软件,软件安装包目录如下:
在这里插入图片描述
安装好后打开软件:
在这里插入图片描述
在这里插入图片描述
输入配置“Input Configuration”选择“Single-ended on IN3(5-350MHZ)”,输入频率“Enter the frequency”填写 50,点击 OK
在这里插入图片描述
配置 4 通道输出频率,CLK0 为 200MHZ;CLK1 为 200156.25MHZ;CLK2 为125MHZ;点击“Create Plan”后再点击“Apply Values to Register Map”;
在这里插入图片描述
在这里插入图片描述
在“Output Drivers”标签页,设置 CLK0A/B 设置成 1.5V HSTL,其它都设置成默认 3.3V LVDS,点击“Apply Values to Register Map”;这里的配置得根据自己的原理图来:
在这里插入图片描述
在“Power”页,默认配置,点击“Apply to Device”;
在这里插入图片描述
“Inc and Dec”页点击“Apply Values to Register Map”
在这里插入图片描述
“Spread Spectrum”页点击“Apply Values to Register Map”
在这里插入图片描述
点击“Options->Save C Code Header File…”,保存一个“register_map.h”文件,这个文件后面会用到。
在这里插入图片描述
使用 Python 转换寄存器配置文件
资料包里提供了一个 Python 脚本,用于把“register_map.h”文件转换为一个mif 文件,mif 文件可以被 VHDL 读取并初始化一个 ROM,用于配置 SI5338 的寄存器,安装好 Python 环境后可以直接点击“parse_register_map.py”,这个时候会生成一个“si5338.mif”文件。文件路径如下:
在这里插入图片描述
这里我们可以把“si5338.mif”文件名字改为“si5338_i4_50_200_156_125_100.mif”,这个文件会作为FPGA代码里i2c总线写寄存器的“查找表”;
在这里插入图片描述

5、vivado工程详解

开发板FPGA型号:Xilinx xc7k325tffg900-2;
开发环境:vivado2019.1;
输入/输出:时钟,LED;
测试项:si5338是否配置成功;
工程代码架构如下:
在这里插入图片描述
综合编译后的FPGA资源消耗和功耗预估如下:
在这里插入图片描述

6、上板调试验证并演示

下载后就闪灯,这个没什么看的,而且闪灯仅用于验证,所以就不演示了。

7、福利:工程代码的获取

福利:工程代码的获取
代码太大,无法邮箱发送,以某度网盘链接方式发送,
资料获取方式:私,或者文章末尾的V名片。
资料获取方式:也可以直接下载:https://download.csdn.net/download/qq_41667729/87732295
网盘资料如下:
在这里插入图片描述
在这里插入图片描述

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差分时钟约束是针对FPGA设计中使用差分信号时钟而设置的约束。在FPGA设计中,差分时钟是由差分对输入引脚接收的,它由两个互为相反极性的时钟信号组成。差分时钟约束的目的是确保正确地捕获和处理这些差分时钟信号,以保证系统的正常运行。 差分时钟约束可以通过设置时钟频率、时钟延迟、时钟相位等方式进行。这些约束可以通过工具(例如Vivado)提供时钟约束语言(如XDC文件)来定义和设置。在约束中,需要指定差分时钟的输入端口、输出端口以及相关的时钟延迟和时钟频率等参数。 差分时钟约束的目的是确保差分时钟信号在FPGA设计中的正常工作,并避免时钟不稳定和其他潜在的时序问题。因此,在设计中强烈建议对差分时钟进行约束,以确保设计的可靠性和稳定性。 总的来说,差分时钟约束是为了确保FPGA设计中差分时钟信号的正常工作,并避免时序问题。通过设置时钟频率、时钟延迟、时钟相位等约束,可以保证差分时钟的正确捕获和处理。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* [FPGA时序约束之时钟约束](https://blog.csdn.net/qq_45467083/article/details/117389544)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] - *2* *3* [FPGA时序约束分享02_时钟约束(实用分享)](https://blog.csdn.net/MDYFPGA/article/details/123368501)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] [ .reference_list ]
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