数字加法器

加法器被广泛的用于计算机和通信系统中，加法器从广义上来说包括加法器和减法器，减法器。在电路结构上，加法器和减法器是一样的，但是输入信号采用的是补码。

1、半加器

半加器即为不考虑来自低位的进位信号，半加器的真值表如表1-1所示：
表1-1：

由真值表可得逻辑表达式：
SUM=A^B
Cout=A&B
电路如图

半加器表示如下图：

Verilog HDL语言实现半加器

module half_add (A,B,C,S);
	input A,B;
	output C,S;
	assign C=A&B;
	assign S=A^B;
endmodule 

2、全加器

如果考虑来自低位的进位信号，则为全加器，又称为3-2压缩器
其真值表如表2-1：

代数逻辑表达式为：
S=A^B ^Cin;
Cout=(A^B)&Cin|AB;
电路结构图：

用Verilog HDL 语言描述全加器为：

module full_adder (A