Verilog 语法注意

• 在 always 或 initial 语句中被赋值的变量都一定是 reg 型变量，凡是在 assign 语句中被赋值的变量，一定是 wire 型变量。
• assign 语句也称为连续赋值，并且始终处于活动状态。reg型可以储存值，并且不需要连续驱动。
• module的定义（）中语句用“,”结束，最后一句不用。
• “<=”（非阻塞赋值）和“=”（阻塞赋值）。
• 写时序逻辑时用采用“<=”
• 一个always块中只用一种赋值，用always块写组合逻辑时敏感列表一定为电平触发。
• 区分是组合逻辑还是时序逻辑主要看数据工作是不是在时钟沿下进行。
• 组合逻辑会存在竞争冒险，
• 时序逻辑的基本单元是寄存器
• 时序逻辑中，时钟沿和输入同时变化，输出会延一拍再变化。