Verilog逻辑取反与按位取反

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已于 2022-05-19 18:29:05 修改

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文章标签： fpga开发

于 2022-05-19 18:20:07 首次发布

本文链接：https://blog.csdn.net/qq_42158206/article/details/124868699

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Verilog中逻辑取反（取非）用 !，按位取反用~。
取非 ! 表示运算结果只有0(假)与1(真)两种情况；
取反~表示二进制数按位取反。

例如对in=1101分别进行逻辑取反与按位取反：

assign	out = ! in;//逻辑取反，in不为0，所以out=0
assign	out = ~ in;//按位取反，out=0010

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