Mem0:大模型最强赋能“有记忆的LLM”

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大模型,包括部署微调prompt/Agent应用开发、知识库增强、数据库增强、知识图谱增强、自然语言处理、多模态等大模型应用开发内容
从0起步,扬帆起航。

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  15. Mem0:大模型最强赋能“有记忆的LLM”


前言

在这里插入图片描述
早在2023年8月份,着手大模型开发时就想到,大模型的本地应用开发可以设计用户对话的记录,一方面可以基于记录做应用的优化,另一方面用户对话记录本身也是良好的大模型微调、训练数据。

于是Mem0开源了

在这里插入图片描述

Mem0有助于更好地了解用户及其偏好,比如他们是谁、他们做什么、他们的位置、编码、写作和其他偏好。

Mem0的目标是提供一个智能的、自我改进的内存系统,能够根据用户互动存储、回忆和完善信息,使AI交互更加个性化和具有上下文感知能力。此外,项目使AI系统能够维护针对特定用户、特定会话和特定代理的内存,这有助于在不同平台和设备上提供一致且定制的用户体验。最后,Mem0允许开发者通过一个开发者API轻松地将这种内存功能集成到不同的应用中,最终实现跨应用程序的个性化AI体验。

核心功能

1️⃣用户、会话和AI代理内存:跨用户会话、交互和 AI 代理保留信息,确保连续性和上下文。

2️⃣自适应个性化:根据用户交互和反馈不断改进个性化。

3️⃣开发人员友好API:提供简单的 API,可无缝集成到各种应用程序中。

4️⃣平台一致性:确保不同平台和设备上的行为和数据一致。

5️⃣托管服务:提供托管解决方案,以便于部署和维护。

体验

安装


pip install mem0ai

初始化

from mem0 import Memory
m = Memory()

输入储存记忆并输出


result = m.add("hello world", user_id="alice", metadata={"category": "hobbies"})
print(result)

[
  {
    'id': 'm1',
    'event': 'add',
    'data': 'hello world'
  }
]

输出历史记忆


# Get all memories
all_memories = m.get_all()
print(all_memories)

检索记忆

related_memories = m.search(query="What are Alice's hobbies?", user_id="alice")
print(related_memories)

删除记忆

m.delete(memory_id="m1") # Delete a memory
m.delete_all(user_id="alice") # Delete all memories

总结

Mem0是一个轻量级、易使用的大模型赋能项目,能够轻松使得大模型应用具备完备的记忆CURD功能,在dify等大模型应用开发中也能友好灵活地进行嵌入。在项目落地时,面对客户的模型本地记录需求、模型微调数据采集需求都能有比较好的支持。

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这一个 16 行 8 列的双端口 RAM,每个 RAM 单元的数据位宽为 8 位。其中 `reg` 表示这是一个寄存器变量,`[7:0]` 表示数据位宽为 8 位,`mem` 是变量名,`[15:0]` 表示有 16 行,每行对应一个 8 位寄存器。这个 RAM 有两个端口,可以同时实现读和写。读操作通过 `mem` 数组的索引和读写端口控制信号实现,写操作通过写入数据、地址和写使能信号实现。以下是一个简单的 Verilog 代码实现: ``` module dual_port_ram( input clk, // 时钟信号 input [3:0] r_addr1, // 1 号读地址 input [3:0] r_addr2, // 2 号读地址 input [3:0] w_addr, // 写地址 input [7:0] w_data, // 写数据 input w_en, // 写使能信号 input [1:0] r_en, // 读使能信号 output reg [7:0] r_data1, // 1 号读数据 output reg [7:0] r_data2 // 2 号读数据 ); reg [7:0] mem [15:0]; // 双端口 RAM always @(posedge clk) begin if (w_en) begin // 写使能信号为高电平时,将写入数据存入指定地址的 RAM 单元中 mem[w_addr] <= w_data; end if (r_en[0]) begin // 1 号读使能信号为高电平时,将指定地址的 RAM 单元中的数据输出到 1 号输出端口 r_data1 <= mem[r_addr1]; end if (r_en[1]) begin // 2 号读使能信号为高电平时,将指定地址的 RAM 单元中的数据输出到 2 号输出端口 r_data2 <= mem[r_addr2]; end end endmodule ``` 这个 RAM 模块有一个时钟输入,三个地址输入,一个写数据输入,一个写使能信号输入,两个读使能信号输入,两个输出端口,并声明了一个 16 行 8 列的内部寄存器数组 `mem`。在时钟上升沿时,如果写使能信号为高电平,则将写数据存储到指定地址的 RAM 单元中;如果 1 号读使能信号为高电平,则将指定地址的 RAM 单元中的数据输出到 1 号输出端口;如果 2 号读使能信号为高电平,则将指定地址的 RAM 单元中的数据输出到 2 号输出端口。
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