一文告诉你怎么解决cache miss的问题

最新推荐文章于 2025-03-11 14:27:53 发布
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分类专栏： FPGA技术汇总分享 文章标签： 解决cache miss的问题 fpga开发 硬件工程 驱动开发 dsp开发 嵌入式硬件 单片机
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本文探讨了在FPGA加速器中如何处理cache miss问题，介绍了传统的non-blocking cache结构及其缺点，并提出通过Cuckoo hashing算法和动态可扩展subentries来改进，以提高带宽利用率和加速器效率。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

带宽是影响FPGA加速器的重要因素，因为大量的并行计算对数据量要求很大。如果加速器对数据的访问是不规则的，那么cache miss就会大大影响加速器性能。这篇来自FPGA2019会议的报告，向我们展示了如何来更好的处理cache miss问题，提高对缓存的利用率以及提高加速器效率。

01

Cache miss的问题

假设DDR可以提供12.8GB/s的带宽，FPGA上的并行加速器的数据输入带宽为0.8GB/s，可以并列16个这种加速器。这些加速器通过arbiter来直接访问DDR。如果它们访问的数据是连续规则的，那么DDR的带宽可以被充分利用。但是这些加速器需要的数据在DDR中并不是规则排列的，如图1.1。这样就会造成频繁的访问DDR，这样DDR的带宽就不够用，造成的结果就是加速器会受到延迟，效率无法得到提升。就如同图1.1所示，实际上有效利用的DDR带宽只有0.8GB/s。

图片

图1.1 不规则数据需要造成频繁访问DDR

一种解决问题的方法是使用blocking cache&

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7.CPU体系架构-Cache
简单同学
03-18 723
Cache研究是转正答辩“MIPS BSP研究”中重要的一部分。只可惜当时时间紧，没有能够总结成文档。时隔将近一年，这次编写《CPU体系架构系列》，对于这一部分内容既是总结整理，又是温故知新。 概述 Cache是用来对内存数据的缓存。CPU要访问的数据在Cache中有缓存，称为“命中” (Hit)，反之则称为“缺失” (Miss)。CPU访问它的速度介于寄存器与内存之间（数量级的差别）。实现Cache的花费介于寄存器与内存之间。 现在 CPU 的 Cache 又被细分了几层，常见的有 L1 Cache
【计算机组成原理】Cache缓存：高速缓冲存储器
努力，加油每一天鸭~
04-09 674
【计算机组成原理】Cache缓存：高速缓冲存储器
探秘计算机系统中的Cache Miss现象
m0_72410588的博客
09-06 3957
Cache是位于处理器和主存之间的一级或多级高速缓存，用于存储最近或最常访问的数据。通过将数据保存在Cache中，可以加快对数据的访问速度，减少对主存的访问次数，从而提高计算机系统的整体性能。Cache Miss指的是在Cache中无法找到所需数据的情况，需要通过访问主存来获取数据。Cache Miss会导致额外的延迟，并降低系统的运行效率。因此，减少Cache Miss是优化计算机系统性能的关键。
手机上的算法优化 —— cache miss
tim514的博客
01-10 2359
【前言】 cache是利用局部性原理(时间、空间)，更好的解决硬件间速率不匹配的问。 现代CPU的Cache一般分为三级： L1，Cache生产成本最高，容量最小，但是速度最快，处理器访问一级Cache中的数据一般只需要3~5个指令周期，一级Cache又分为数据Cache和指令Cache，分别缓存数据和指令； L2，Cache不区分数据和指令，容量较大，速度较慢； L3，Cache也称LLC（Last Level Cache），容量最大，而速度更慢。. 在多核时代，一般一颗CPU中，每核都有独立
优化cache利用、减少cache miss的方法
2301_78094384的博客
03-05 503
选择适合于缓存友好的数据结构。
如何提高cache miss
qq_31638535的博客
10-15 1157
在C++代码中提升CPU缓存（Cache）命中率可以显著提高性能，特别是在处理大规模数据或需要频繁内存访问的场景中。
[推荐]性能优化的方法和技巧：代码
编程资料大全
04-16 433
本文是弯曲大牛KernelChina所写，非常不错，在这里和大家分享一下。 代码层次的优化是最直接，也是最简单的，但前提是要对代码很熟悉，对系统很熟悉。很多事情做到后来，都是一句话：无他，但手熟尔^-^。 在展开这个话题之前，有必要先简单介绍一下Cache相关的内容，如果对这部分内容不熟悉，建议先补补课，做性能优化对Cache不了解，基本上就是盲人骑瞎马。 Cache的关注点 Cach...
memcached缓存失效get_miss
AnnYao
09-21 859
缓存过期 memcached 在处理过期的缓存项时，采用懒惰模式处理方法。 缓存项过期，不会立即删除，直到对该缓存项执行了get操作，才会删除过期的缓存项。缓存空间已满 memcached 再插入新数据时，如果空间不足（相同 chunk，一个 slab 里）采用删除旧缓存项的策略。采用删除最少最近使用（使用频率低）的缓存项（LRU策略 Least Recently Used） P.S. ht
一文读懂HTTP Caching
James的博客
03-23 5484
深入浅出，一文说清楚HTTP缓存所有主要技术栈。
一文带你读懂非结构化稀疏模型压缩和推理优化技术
百度大脑
12-07 1188
非结构化稀疏是一种常见的模型压缩策略。本文中，我们将分享一套基于飞桨（PaddlePaddle） 的非结构化稀疏训练和推理的端到端系统，以及为保证训练精度与推理速度而做的优化策略。移动端实测 MobileNetV1，稀疏度 80%，精度损失小于 1%，FP32 和 INT8 模型推理加速 70% 和 60%；稀疏度 90%，精度损失 2.7%，FP32 和 INT8 加速 178% 和 132%。
npm 安装报错，清理缓存方法
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01-10 6321
有些时候npm下载资源出错，再次下载的时候可能因为之前错误的缓存造成一直下载不成功。 此时可以清一下npm的缓存，然后尝试重新下载。 npm cache clean -f 查看本地全局安装包 npm list -g --depth 0 ...
Node.js/V8 历史上著名的 Patch：提升性能，优化 Cache Miss
底层软件设计内幕
11-16 590
它的核心思想是，当对象发生属性过渡（新增、删除属性）时，尽量在原地（in-place）更新对象的属性布局，而不是重新分配内存。这一补丁的引入让一些 JavaScript 的核心操作（如对象属性访问、修改、动态新增属性）在性能测试中平均提升了 10%-30%。通过减少对象重新分配内存的次数，V8 的这一优化显著减少了缓存未命中次数。如果对象发生了属性结构变化（如新增或删除属性），V8 通常会为该对象分配一个新的。，并在内存中重新布局对象的属性。如果对象有空闲的属性存储空间，则可以在原地进行属性过渡。
CPU Cache 知识详解之Cache_Miss与替换策略（中）
weixin_43895356的博客
05-10 6772
文章目录引语Cache Miss（缓存未命中）Compulsory Miss（Cold Miss）强制性未命中Conflict Miss 冲突性未命中Capacity Miss 容量性未命中其他的 Miss 种类Coherence MissCommunication Miss行替换策略（算法）最不常使用（Least-Frequently-Used, LFU）最近最少使用（LeastRecently-Used, LRU)随机替换 引语 本文是 CPU Cache 相关知识的中篇，上篇中介绍 CPU Cache
关于cache和cache miss
qq_31638535的博客
06-07 7908
cache的本意是缓存，缓存的优点是访问速度快 https://zhuanlan.zhihu.com/p/70273183
https请求出现net::ERR_CACHE_MISS
weixin_40561490的博客
08-20 791
初步判断页面报错的原因为缓存不命中，一开始认为是浏览器没有缓存该页面，然后尝试添加http控制头，主动让浏览器缓存页面。结果并不理想，尽管添加了http控制头的配置，用https访问地址访问后进行回退，仍然回报错，错误也是一样的。**只是在取缓存的时候，出现了问题，导致缓存没有命中。现在只知道一种解决方法，如果用到了https协议的，浏览器回退时又出现net::ERR_CACHE_MISS错误的，可以考虑配置域名，并且域名与服务器证书的签名域名要匹配。
cache_miss CreateGraphicsPipeline 函数耗时。
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2502_91037993的博客
03-11 142
图形渲染管线是图形处理流程中的核心概念，它定义了从输入的顶点数据到最终在屏幕上显示的像素的整个处理过程。不同的图形 API 实现方式可能有所不同，但总体上都包含了一系列固定的阶段，如顶点处理、图元装配、光栅化、片段处理等。统一渲染流程：通过创建图形管线，可以将一系列的渲染设置和状态进行封装，确保在整个渲染过程中使用一致的渲染逻辑。提高性能：图形管线的创建通常会进行一些优化和预处理，如对着色器代码进行编译和链接，将渲染状态固定下来，避免在每一帧渲染时都进行重复的设置和计算，从而提高渲染性能。
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hithj_cainiao的博客
05-28 1万+
CPU体系结构之cache小结 1.What is cache? Cache是用来对内存数据的缓存。 CPU要访问的数据在Cache中有缓存，称为“命中” (Hit)，反之则称为“缺失” (Miss)。 CPU访问它的速度介于寄存器与内存之间（数量级的差别）。实现Cache的花费介于寄存器与内存之间。 现在 CPU 的 Cache 又被细分了几层，常见的有 L1 Cache, L2 Cache, L3 Cache，其读写延迟依次增加，实现的成本依次降低。 现代系统采用从 Register ―>966.
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