7_如何使用接口进行采样和数据驱动（时钟块）

1. 竞争问题

1.1 设计中的竞争

• 组合逻辑电路中，同一信号经不同的路径传输后，到达电路中某一会合点的时间有先有后，这种现象称为逻辑竞争，而因此产生输出干扰脉冲的现象称为冒险。
• SV也可以用于做设计。此处a被综合成寄存器，这里是阻塞赋值，b立即跟随a变化，b被综合为wire。不会有一排的延时。

1.2 仿真验证中的竞争

*

• 
  
  
• clk1同时驱动clk2和d1，后面两者在clk1拉高后的一个delta-cycle后变化。
  
• 在设计中，可能会引入时钟门控、时钟分频，这种基于一个时钟产生另一个时钟的设计会在仿真中插入delta-cycle。

2. 接口的clocking

• 第二行模拟了实际电路中的建立保持时间。
• 在clk1上升沿之前的一个step进行采样是最短的可靠时间。
  
• #0等效于无穷多个delta-cycle
  
  
• C
  
• bit二值逻辑默认为0
• @ck <=> @（posedge clk）
  
  
  
  
  

3. 结论