xilinx 除法ip核（divider） 不同模式结果和资源对比（VHDL&ISE）

最新推荐文章于 2024-03-25 14:08:19 发布
最新推荐文章于 2024-03-25 14:08:19 发布
阅读量3.2k 收藏 7
点赞数 4
分类专栏： xilinx fpga ip核使用例程（VHDL） FPGA VHDL ISE 文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_43811597/article/details/126747614
版权
博客探讨了Radix-2和HighRadix两种除法器工作模式的差异及应用场景。Radix-2模式适合小操作数和高吞吐量需求，提供整数余数或分数，并且资源使用灵活。HighRadix模式专用于分数计算，支持自定义位宽和有符号类型，允许调整时延，并在级联运算中更具优势。两种模式的资源占用情况也有所不同，HighRadix模式在某些配置下会消耗更多DSP资源。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

1.Radix-2模式：基数-2使用整数操作数的非恢复整数除法，允许生成分数或整数余数。对于小于16位的操作数宽度或需要高吞吐量的应用程序，建议使用。基数-2非恢复算法使用加减法求解每个周期的一点商。该设计是完全流水线的，可以实现每个时钟周期一分的吞吐量。如果所需的吞吐量较小，则每个时钟参数的分法允许降低吞吐量和资源使用。该算法自然会生成一个余数，对于需要整数余数或模数结果的应用程序的选择也是如此。

Radix-2模式下：可以选择是余数还是分数；也可以选择是有符号位还是无符号位；几个时钟读一次数也可以选择；但是当选择余数类型时，不可以更改其位宽；如果是分数类型，可以改位宽（不可以是0）；计算的时延也不可以更改。

 下面是该除法器ip核的资源占比情况：

 

High Radix模式下：只能是分数类型，可以选择位宽（可以是0）；只能是有符号类型（因此被除数和除数的位宽最好扩展一位）；时延可以改为手动，就可以更改时延了，会根据设置计算位宽不同，有一个时延的范围（我一般设为最小的那个时延，但不知道有什么影响）；会比Radix-2模式多出两个信号，ND（新数据输入使能），RFD（计算完成标志位）（在级联计算的时候，就可以很好的控制数据）。

 下面是该除法器ip核的资源占比情况：（可以看出当使用High Radix模式时，使用的dsp资源）

如果把分数部分位宽改为0，那么又会减少很多资源

 

 所以就是当要使用多个运算ip核，进行级联运算时，可以使用nd核rdy配合，就可以使用High Radix模式。

还有就是分数的含义，他不是单纯的商的小数部分，计算公式如下：

被除数=商X除数 + 余数（整数余数模式）

分数部分 = （余数X（2的F次方））/ 除数  （无符号整数分数模式，F是分数的位宽）

分数部分 = （余数X（2的F-1次方））/ 除数  （有符号整数分数模式，F是分数的位宽）

 

【FPGA中Xilinx Divider IP核的配置详解】——FPGA中常用的除法器IP核
PixelLancer的博客
08-09 1482
FPGA（Field Programmable Gate Array）中的IP（Intellectual Property）核是一种可重用的、预先设计好的功能模块，可以用于完成特定的任务。这是一个基于辗转相减法实现的32位除法器模块，可以将除数和被除数输入该模块的dividend和divisor端口，输出商和余数到quotient和remainder端口。总之，在FPGA中，Xilinx Divider IP核是一个非常实用的功能模块，可以大大简化数字电路的设计和开发，提高项目开发效率和可靠性。
【FPGA教程案例11】基于vivado核的除法器设计与实现
FPGA/MATLAB学习教程/源码/项目合作开发
07-05 3621
在数字信号处理过程中，除法器的使用较为广泛，但是在FPGA中，除法的实现较为复杂，通常我们使用vivado自带的IP核来实现除法器。其配置过程如下：找到除法器IP核，divider Gernerator 然后参数配置如下：假设输入的除数和被除数数据均为16位宽，所......
数字信号处理基础----xilinx除法器IP使用
black_pigeon博客
12-24 6552
前言 在进行数字信号处理的时候，计算是必不可少的，通常情况下，能够不用乘法器和除法器就不用乘除法器，可以采用移位和加减法的方式来完成计算。但在一些特殊情况下，希望采用乘除法，这时候在FPGA当中就需要专用的IP了。乘除法在FPGA当中实现起来是比较困难的一件事情。若直接在verilog 代码中使用了乘法或者除法，其实最终对应到电路中，要么是采用大量的block ram来实现，要么是占用DSP资源。这种情况下，对资源的占用是拿捏不准确。因此需要使用专用的乘除法器来实现乘除法。 1. 数据的表示 1.1原码，反
xilinx FPGA 除法器ip核（divider）的学习和仿真（Vivado）
H19981118的博客
03-25 7674
如下图所示，给了正确的r_axis_divisor_tvalid、r_axis_divisor_tdata、r_axis_dividend_tvalid、r_axis_dividend_tdata信号，并将其赋值给除法器IP的输入s_axis_divisor_tvalid、s_axis_divisor_tdata、s_axis_dividend_tvalid、s_axis_dividend_tdata。无余数的情况，可以看到m_axis_dout_tvalid高时，对应的余数都是0。2、分清除数和被除数；
xilinx FPGA 除法器ip核（divider）的使用（VHDL&Vivado）
热门推荐
qq_43811597的博客
10-24 1万+
可以看到，因为除数和被除数的ready信号在使能无效时，一直为高，所以当除数被除数第一次被使能时，使能和ready信号是同时有效的，所以就直接在数据输入后的第三个时钟输出正确结果。综上，就是我们让使能信号两个时钟有效，就可以了，因为在这两个时钟里面，ready信号都只可能有效一次，然后数据两个时钟也是 一样的，就会在输出valid有效输出正确结果。valid是数据输入有效信号（in），ready是数据已经输入的标志信号（out），但是在该模式下对于除数和被除数是否有效的判定是一样的，只是两个过程是独立的，
xilinx FPGA 除法器IP核（divider）的使用 vivado 2019.1
weixin_55085098的博客
09-21 4066
valid是数据输入有效信号（in），ready是数据已经输入的标志信号（out），也就是说只有当除数和被除数同时输入成功，才会进行运算，并且在计算完成后在valid有效时，输出结果。但是位数有限，只能用于运算量小的时候，被除数位宽：2~17，除数位宽：2~11；被除数位宽：2~64，除数位宽：2~64；valid是数据输入有效信号（in），ready是数据已经输入的标志信号（out），但是在该模式下对于除数和被除数是否有效的判定是一样的，只是两个过程是独立的，被除数位宽：4~64，除数位宽：4~64；
xilinx除法器的使用
hy_520520的博客
02-19 1894
被除数位宽2-17，除数位宽2-17（被除数和除数位宽之和限制在23位以内）支持无符号或二进制补码有符号数。-1+（-2），及255+254=509，（111111101），低八位就是-3的补码11111101。1+（-1），即1+255=256，（100000000），低8位就是0的补码00000000。例如8位无符号数就代表的十进制数的范围为[0,2^n-1]。-1，二进制补码为11111111.（代表无符号数为255）-2，二进制补码为11111110.（代表无符号数为254）
xilinx FPGA 乘法器 除法器 开方 IP核的使用（VHDL&ISE）
qq_43811597的博客
08-31 5384
大家可以看到，乘法器是没有时延的，在数据输入的那个周期，就会产生结果。后面发现不是说乘法器没有延时，乘法器的输入是在ce为1时输入的，他算出来的结果是在ce的那个周期里面算出来的，但是要等到时钟上升沿来的时候才输出，比如下面第一组和第三组的数据，可以看到输入数据是在时钟上升沿的时候送进来的，那么刷出结果就是在下一个时钟的上升沿输出。但是第二组数据，是在时钟下降沿送进来的，那么算出的结果就会在紧接着的时钟上升沿输出的。...
vhd_divider.rar_VHDL 除法_VHDL 除法器_VHDL除法_vhdl divide_除法器
09-19
在本压缩包中，提供的资源是关于VHDL实现除法器的设计代码，这对于理解数字系统设计和FPGA/CPLD开发非常重要。 在FPGA或CPLD设计中，除法运算通常比加减乘更复杂，因为它们涉及到多个步骤和多次迭代。Lattice ...
divider.rar_8位 除法器 VHDL_VHDL 除法器_vhdl divider 8_除法 vhdl_除法器 VH
07-15
8位的除法器。用VHDL语言进行设计实现。
m_divider_int.rar_xilinx 除法器_除法器
09-21
标题中的“m_divider_int.rar_xilinx 除法器_除法器”表明这是一个与Xilinx FPGA相关的除法器设计，具体来说是一个14位流水线（pipeline）除法器。这个设计能够在Xilinx的V5系列FPGA上运行，并且能够达到100MHz的...
除法器IP verilog
11-20
手写的除法器IP，没有调用vivado IP核，占用资源极少，经测试可用...包含两个verilog文件
基于FPGA的快速浮点除法器IP核的实现
05-16
基于FPGA的快速浮点除法器IP核的实现
ISE IP核使用说明
03-15
很好的ISE IP核说明，写的很好，很详细，很适合初学者的学习
pll.zip_VHDL PLL_ip核代码_pll vhdl_quartus 代码ip核_vhdl pll
09-14
总的来说，"pll.zip"提供了一套基于VHDL的PLL IP核解决方案，适用于Quartus环境，对于需要在FPGA上实现频率合成或者时钟管理的设计人员来说，是一个非常有价值的资源。通过理解和使用这个IP核，开发者可以更好地理解...
Xilinx Vivado定制IP核调用和除法器IP核的latency和resource分析
u010879745的博客
03-08 4817
输入端口：从模块内部来讲，输入端口必须为线网数据类型，从模块外部来看，输入端口可以连接到线网或者reg数据类型的变量。 输出端口：从模块内部来讲，输出端口可以是线网或者reg数据类型，从模块外部来看，输出必须连接到线网类型的变量，而不能连接到reg类型的变量。 (125条消息) [初学Verilog笔记]模块输入输出_qq_34670678的博客-CSDN博客 https://blog.csdn.net/qq_34670678/article/details/106432116 我的错误是某一个英...
（51）Xilinx Divider IP核配置（十一）（第11天）
m0_46498597的博客
01-04 893
（51）Xilinx Divider IP核配置（十一）（第11天） 1 文章目录 1）文章目录 2）FPGA初级课程介绍 3）FPGA初级课程架构 4）Xilinx Divider IP核配置（十一）（第11天） 5）技术交流 6）参考资料 2 FPGA初级课程介绍 1）FPGA初级就业课程共100篇文章，目的是为了让想学FPGA的小伙伴快速入门。 2）FPGA初级就业课程包括FPGA简介、Verilog HDL基本语法、Verilog HDL 入门实例、FPGA入门实例、Xilinx
【FPGA】：ip核--Divider(除法器)
Coorua的博客
04-17 8745
除法器顾名思义，用来做除法运算。
Xlinx PG151 除法器IP 笔记
weixin_50515160的博客
11-18 2185
对Xlinx 除法器IP PG151中部分内容记录备忘。
divider ip核余数位宽
最新发布
01-01
### Xilinx Divider IP Core 余数位宽 Xilinx 的 divider IP 核支持多种配置选项来满足不同的设计需求。对于余数位宽而言，在 Vivado 或 ISE 中生成 divider IP 核时，可以通过参数设置指定输入和输出数据宽度以及商和余数的精度[^1]。 当选择有符号或无符号整数除法模式时，IP 核会自动生成相应的硬件逻辑以处理不同类型的运算并提供精确的结果。具体到余数位宽： - **默认情况下**：余数的位宽等于被除数的位宽减去除数的位宽加一。 - **特殊情况**：如果启用了可变分母功能，则最大可能的余数值取决于所选的最大允许范围内的最小有效位 (LSB)，这会影响最终产生的余数的实际长度。 为了确保最佳性能与资源利用率之间的平衡，建议根据实际应用场景调整这些参数，并利用综合工具报告查看具体的资源消耗情况。 ```vhdl -- VHDL 实例化模板片段展示如何定义接口信号 signal dividend : std_logic_vector(31 downto 0); -- 被除数 signal divisor : std_logic_vector(15 downto 0); -- 除数 signal remainder: std_logic_vector(16 downto 0); -- 默认计算得到的余数位宽 ```
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值