debug设计

最新推荐文章于 2024-08-01 00:50:08 发布

傻童:CPU

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分类专栏： VHDL verilog FPGA 文章标签： fpga开发硬件工程

本文链接：https://blog.csdn.net/qq_45159887/article/details/122178581

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本文介绍了在FPGA开发中的debug设计过程，包括RTL级设计仿真、实施后设计模拟和系统调试阶段。重点讲解了如何使用Vivado进行网络标记、插入和配置ILA（Integrated Logic Analyzer）内核，以及如何通过调试窗口和Tcl命令进行调试。内容涵盖设置MARK_DEBUG约束、使用Set up Debug向导、选择和配置ILA核心选项，以及创建和删除调试端口的操作步骤。

摘要由CSDN通过智能技术生成

debug设计

会用到debug设计的阶段
（1）RTL级设计仿真
（2）实施后的设计模拟
（3）在系统调试

使用网表插入调试探测流动
（1）最高级别是一个简单的向导，用于创建和配置集成逻辑分析仪 (ILA)内核会根据选定的一组网络自动进行调试。
（2）下一级是主调试窗口，允许控制单个调试内核、端口以及它们的属性。当综合设计被打开时，可以显示调试窗口通过从布局选择器或布局菜单中选择调试布局打开，或者可以直接用Window → Debug打开。
（3）最低级别是一组 Tcl XDC 调试命令，您可以手动输入到XDC 约束文件或作为 Tcl 脚本重放。

标记 HDL 信号以进行调试
您可以在综合之前使用 HDL 源代码级别识别用于调试的信号mark_debug 约束。对应于 HDL 中标记为调试的信号的网络是自动列在未分配调试网络文件夹下的调试窗口中。
注意：在调试窗口中，调试网络视图是您选择的网络的更加以网络为中心的视图用于调试。 Debug Cores 视图是一个更加以核心为中心的视图，您可以在其中查看和设置核心属性。
标记网络进行调试的过程取决于您是否使用 RTL基于源的项目或基于综合网表的项目。对于基于 RTL 网表的项目：使用 Vivado 综合功能，您可以选择使