SystemVerilog——过程语句和子程序

SystemVerilog增加了许多改进使得它更接近C语言。

过程语句

SystemVerilog从C和C++中引入了很多操作符和语句。可以在for循环中定义
循环变量,它的作用范围仅限于循环内部,从而有助于避免一些代码漏洞。自动递增符“++”和自动递减符“–”既可以作为前缀，也可以作为后缀。如果在begin或fork语句中使用标识符,那么在相对应的end或join语句中可以放置相同的标号,这使得程序块的首尾匹配更加容易。也可以把标识符放在SystemVerilog的其他结束语句里，例如endmodule. endtask. endfunction以及其他语句。

initial
	begin:example
	integer array[10],sum,j;
	
    //在for语句中声明i
	for (int i=0;i<10;i++ )//i递增
		array[i]=i;

    //把数组里的元素相加
    sum= array[9];
	j=8;
	do
	// do...while 循环
		sum+=array[i];
	//累加
	while (j--);
	//判断j=0是否成立
        $display("sum = %4d",sum);//指定宽度
    end:example
end

SystemVerilog为循环功能增加