verilog变量动态位宽遇到的一些问题

最新推荐文章于 2024-06-30 08:02:26 发布

木兮梓淅伏所伊

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分类专栏： FPGA

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在这里插入图片描述
但是使用这种动态位宽的时候有些问题。

写入mem时

check_mem[(check_wrpointer * DATA_WIDTH_W)+:(DATA_WIDTH_W)] <= fifo_din;!

在这里插入图片描述

check_mem[(check_wrpointer * DATA_WIDTH_W)+:(DATA_WIDTH_W-1)] <= fifo_din;

在这里插入图片描述
结果居然一样。

读出mem时

wire[DATA_WIDTH_R-1:0]check_data_dout = check_mem[((check_rdpointer-1) * DATA_WIDTH_R)+:(DATA_WIDTH_R)];

如果用了 +：DATA_WIDTH_R-1] 就得不到正确结果，这。。。

确定要放弃本次机会？

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木兮梓淅伏所伊

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