HDLBits 练习题(29-50)

最新推荐文章于 2024-08-23 15:12:23 发布

一个安静的小王

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分类专栏： verilog 文章标签： verilog

本文链接：https://blog.csdn.net/qq_44653853/article/details/118178282

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本文展示了使用Verilog语言编写的多个示例，包括始终块（always blocks）用于创建组合逻辑和时序逻辑，如：总是块（combination/clocked）、if语句、case语句、优先编码器、位反转、条件赋值、逻辑运算符、并行比较、生成for循环以及使用generate关键字实现的位级操作。这些示例涵盖了数字逻辑设计的基础元素。

摘要由CSDN通过智能技术生成

29. Always blocks (combination)

// synthesis verilog_input_version verilog_2001
module top_module(
    input a, 
    input b,
    output wire out_assign,
    output reg out_alwaysblock
);
    
    assign out_assign = a & b;
    always @(*) begin
    	out_alwaysblock = a & b;
    end

endmodule

30. Always blocks (clocked)

// synthesis verilog_input_version verilog_2001
module top_module(
    input clk,
    input a,
    input b,
    output wire out_assign,
    output reg out_always_comb,
    output reg out_always_ff   );
    
    assign out_assign = a ^ b;
    always @(*) begin
    	out_always_comb = a ^ b;
    end
    
    always @(posedge clk) begin
    	out_always_ff <= a ^ b;
    end

endmodule

31. If statement

// synthesis verilog_input_version verilog_2001
module top_module(
    input a,
    input b,
    input sel_b1,
    input sel_b2,
    output wire out_assign,
    output reg out_always   ); 
    
    assign out_assign = ({sel_b1, sel_b2} == 2'b11)? b: a;
    
    always @(*) begin
        if({sel_b2, sel_b1} == 2'b11)
            out_always = b;
        else
            out_always = a;
        
    end

endmodule

32. If statement latches

// synthesis verilog_input_version verilog_2001
module top_module (
    input      cpu_overheated,
    output reg shut_off_computer,
    input      arrived,
    input      gas_tank_empty,
    output reg keep_driving  ); //

    always @(*) begin
        if (cpu_overheated)
           shut_off_computer = 1'b1;
        else
           shut_off_computer = 1'b0;
    end

    always @(*) begin
        if (~arrived)
           keep_driving = ~gas_tank_empty;
        else
            keep_driving