【DDR 电路设计】DDR实战设计之系统“血液”

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于 2025-03-27 22:10:16 发布

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分类专栏： MEMORY 文章标签：硬件架构嵌入式硬件 arm开发驱动开发 fpga开发硬件工程

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DDR原理设计思路
按照内存信号组类别进行分组设计，如下图所示。
在这里插入图片描述

文章目录

前言
一、系统之“血液”（PWR）
- 1.DDR电源分类
- 2.DDR电源设计
总结

前言

前面几个回合从认识DDR颗粒–>最小存储单元组成结构–>Bank–>Rank–>DIMM阐述了DDR生长发育过程，见证了DDR初入尘世到长大成人的过程，但是，它终究要找到自己的使命，在合适的地方发它的光和热。那么，它怎么参与到一个社会建设中呢？正是本篇我们要叙述的问题点，如何在实际应用中设计它，才能发挥它的价值，维持系统的情绪稳定，是我们需要在本节所要考虑的问题。正如开头，按照DDR引脚功能块分别进行分步叙述。

一、系统之“血液”（PWR）

我们正因为有了血液，才得以维持生命的正常机理；同理，电子设备也需要他们的血液来维持系统的正常运转，所以，在PWR GROUP设计时，需要考虑那些因素，才能让DDR的PWR SYSTEM将养分高校送到每一个MOS呢！

1.DDR电源分类

在这里插入图片描述

2.DDR电源设计

VDDQ or VDD电源设计
在原理图设计中可能对于一个陌生的芯片总会心存畏惧，不知到该如何设计它的PWR部分，需要考虑那些设计要素；如下图所示，列举了VDDQ在原理图设计中通用的考虑因素，当然，任何事情都不是绝对的，可以根据自己的设计测试结果做调整。(说明：VDD是给内核供电的；VDDQ是给IO Buffer供电的)
电压：一般要求正负5%；
电流：需要按照芯片型号、厂商、规格、数量综合考量进行计算得出；
大电容设计：在电源入口加大电容达到储能效果，防止负载过重引起电源平面的波动；
小电容设计：每个电源管教设计100nF~10nF的小电容，达到滤波的效果；
原理图实际设计效果：滤波小电容(Per Pin)
VTT电源设计
首先明确VTT为何存在，其次探讨VTT如何设计；
VTT为何存在？
VTT存在的作用是为信号线的终端匹配电阻提供参考电压，确保信号的完整性；
信号终端匹配
目的：DDR内存操作频率很高，会导致信号线(DQ/ADDR/CMD…)上的反射和振铃，为了消除此不利影响，通过片上终端电阻进行阻抗匹配(通常匹配传输线特性阻抗，eg:50Ω)，进而抑制反射。
作用：VTT为终端电阻提供参考电压(通常为VDDQ的1/2)，终端电阻连接到VTT，形成回流通路，吸收信号能量。
稳定信号电平
参考中点：DDR采用伪差分信号(DQ以VTT为基准)，VTT作为高电平(1)和底电平(0)的中间参考点，确保信号在切换时能快速稳定，减少噪声和串扰；
动态平衡：当信号由高 ——> 低时，VTT提供对称的电流吸收和释放，改善信号上升和下降时间的对称性。
支持多负载拓扑
多DDR颗粒场景中，VTT帮助维持信号一致性，防止因分支线导致的信号劣化，即常说的stub；
VTT如何设计？
终端匹配电源，VTT电源为非必要设计项，可以根据内存拓扑结构和自身硬件设计规格灵活调整，eg：设计上内存颗粒数量少的情况(对容量需求不高)的情况下，可以不使用VTT进行终端上拉匹配。硬件设计上若考虑终端匹配设计时，该如何进行合理的设计，才能让系统的性能更加可靠、稳定，常见设计规则列举如下。
地址/控制/命令信号线采用Rt上拉至VTT；
时钟信号线采用的时差分端接技术，所以不采用VTT进行端接设计；
VTT设计上要跟随VDDQ(VDD)，VTT = VDDQ / 2;
DDR系列VDDQ和VTT之间的电压关系如下所示；
VTT时序：VTT的上电时间要比VDDQ晚，避免器件时序存在问题，影响芯片工作逻辑；
每个Rt伴随一颗10nF~100nF的小电容，整个VTT平面需要设计uF级电容进行储能；
DRAM速率很高，电平切换很快，总线的电荷来不及释放和补充，这就要求VTT在VOUT为高时吸收电流，为低时补充电流；
VTT的噪声比较大，设计上不建议和VREF共享同一电源平面；
VTT的产生方式：1）VDDQ通过分压电路得到；2）采用专用DDR控制器芯片产生；
VTT的实际原理图设计：
VREF电源设计
参考电压，作为信号高低电平判断的参考标准。
参考电压，主要用于数据DQ和数据选通DQS的判决电平，确保接收端可以准确识别0和1，提高信号的完整性、降低信号的误码率。
VREF要跟随VDDQ，VREF = 1/2*VDDQ；
VREF的产生方式：1）通过电阻分压；2）采用专用DDR控制器芯片；若采用前者进行设计，要求分压电阻的阻值为10~100K，精度为1%；
VREF的电流大约为几个mA~几十个mA，负载<4*DDR时采用分压电阻方式可以节约成本、简化布局；
VREF引脚处增加0.1uF旁路电容设计；在VREF和VDDQ以及VREF和VSSQ之间增加0.1uF电容，可以优化电压的跟随特性；
VREF和VTT相比较，在DDR>4时VTT最高电流可达3.5A左右，而VREF只有几个mA;
设计设计如下图所示：
VPP电源设计
DRAM的激活电压，一般为2.5V，时序上同时或早于VDD，电压值也需要全时段高于VDD，容差能力较强，最小2.375V，最大2.75V，电流通常也不是很大。
VPP电压作用
字线驱动
DRAM内部构造往期博文已做阐述，它是通过电容+MOS的形式构成的，访问时通过字线(Wordline)和位线(Bitline)进行存储位的访问；为了确保存储单元的快速充电及其信号完整性，字线电压需求需要高于常规逻辑电压(VDD)。
提高电压驱动：通过VPP提升字线电压，加速电容快速充电，进而达到缩短访问延迟的问题；
避免信号衰减：高电压驱动可补偿字线的电阻损耗；
存储单元的刷新与保持
电容刷新：DRAM需要定期刷新存储电荷，VPP提供足够的电压确保电容电荷稳定；
抗干扰：高压字线可减少相邻存储单元之间的串扰；

VPP电源设计

产生方式
1）外部独立电源，LDO或DC-DC电源；
2）早期设计(电荷泵)：通过内部电荷泵升压生成字线电压；
设计要求
电压精度：允许偏差小，避免字线驱动能力不足或者达不到；
电流能力：瞬态电流较高(尤在突发访问时)，需低阻抗电源路径；
噪声抑制：高频噪声会影响字线的抖动，需要加滤波电容，钽电容和陶瓷电容的组合；
关系对照
1）VPP & VDD|VDDQ：前者专用于存储阵列高压驱动，后者复杂逻辑电路和接口供电；
2）VREF & VPP：VPP优化存储访问速度，VREF确保采样数据的准确性，二者共同提升系统的性能；
设计错误导致后果
1）设计电压过高：击穿存储单元，导致永久损坏；
2）设计电压过低：字线驱动不足，导致访问延迟，甚至数据错误；
3）噪声干扰：引发字线抖动，使刷新出现错误的风险加大；