IDDR 双沿数据转单沿数据使用方式

设计任务：

数据从 PHY 传输给 FPGA，FPGA 处理需要单沿采 样，而 PHY 处理的数据为双沿数据，所以数据从 PHY 进入 FPGA 之后。需要先 使用 IDDR 原语将双沿数据转换为单沿数据。根据硬件电路图所以，PHY 传输给 FPGA 有一条时钟线、一条使能线和四条数据线，其中使能线和数据线都为双 沿数据。一条使能线包含了 DV 和 ERR，其中上升沿传输的是 DV 信号（即数据 有效信号），下降沿传输的为 ERR 信号（即数据出错信号，通常情况下不考虑 ERR，ERR 是由硬件引起，和软件无关）；四条数据线包含了一个始终 8bit 数据， 其中上升沿传输的是 8bit 数据中的[3:0],下降沿传输的是 8bit 数据中的[7:4]。 在本模块中我们可以将双沿 4bit 数据转换为 8bit 数据，同时将 8bit 数据对应有效 DV 信号提取。那么可以建立一个功能文件作为实现双沿转单沿功能的模块，这里给该模块命名为：iddr_ctrl。

IDDR 双沿数据转单沿数据模块模块图：

 

图  中，rx_clk_90 为输入的时钟信号，该时钟作为该模块的系统时钟，即数据采集时钟。而 PHY 芯片传输来