fpga时序分析

时序分析

Tco：寄存器延时，即信号从REG1的时钟上升沿到Q输出的时间。
Tdata：内部走线延时，即信号从REG1_Q到REG2_D的时间。
Tkew：时钟偏斜时间，由于时钟线到两个寄存器的长度不一样导致两个寄存器的时钟相位不一样。
Tsu：信号建立时间。信号必须要在时钟上升沿的前一段时间稳定下来，这一段时间就是建立时间。
Tsetup_slack：建立时间余量。
Thold_slack：保持时间余量。
从公式来看，保持时间余量与时钟周期无关，也就是说系统所能达到的最大运行频率与保持时间无关。并且建立时间余量与保持时间余量是一对矛盾的量。

要想不时序违例，就要满足 $T_{setup\_slack}>=0$ 并且 $T_{hold\_slack}>=0$