FPGA学习之vivado综合优化问题

最新推荐文章于 2024-03-30 15:16:40 发布

qq_46388370

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文章标签： fpga开发学习

本文链接：https://blog.csdn.net/qq_46388370/article/details/136631995

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在实现串口问题：每隔10ms发送一个数据，依次加一

在实现的过程中发送的数据[7:0]Data在综合时被优化掉了前面的位宽，只剩下了一位

解决办法：(*DONT_TOUCH="YES"*) reg [7:0]Data; 强制约束Data变量不被优化

原因：猜测可能设置Data初始化为0时，从0开始计数发送，没有用到后面的位宽，这就导致行为仿真时位宽正确，post-synthesis 功能仿真时位宽被优化掉。

下图为行为仿真时Data的位宽：

下图为增加强制约束时综合后的功能仿真：

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关于VIVADO出现大量模块被优化的问题

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随后进行综合，可是综合后查看资源发现大部分资源被优化，生成report查看，例化两次的模块内，大部分子模块被优化，尤其是未使用部分功能的第二次例化模块，内部模块几乎全被优化了，而且与例化模块存在信号交互的其余模块也被优化掉了大部分资源。附：个人觉得可能和因为代码习惯也有很大问题，因为原代码中，未使用功能和使用功能中许多信号放在同一个always模块或状态机里，故因为不使用功能的io被屏蔽，导致未使用功能的代码被优化，从而影响到了使用功能。

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