FPGA学习实现可乐机

最新推荐文章于 2024-09-27 21:53:49 发布
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文章标签： fpga开发 学习
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版权

可乐售货机

状态转换图

在这里插入图片描述

代码

可乐机代码

module vent (
    input wire clk,
    input wire rst_n,
    input wire [1:0]in_money,
    output reg [2:0]out_money,
    output reg out_cola
);
    
parameter IDLE = 4'b0000,
          S0 = 4'b0001,
          S1 = 4'b0011,
          S2 = 4'b0010,
          S3 = 4'b0110,
          S4 = 4'b0111,
          S5 = 4'b0101,
          S6 = 4'b0100;

reg [31:0]state;

//状态转移,可乐价格为3.5元
always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        state <= IDLE;
    end
    else case (state)
        IDLE:begin
            if (in_money == 2'b00) begin
                state <= S0;
            end
            else if (in_money == 2'd01) begin
                state <= S1;
            end
            else if (in_money == 2'd11) begin
                state <= IDLE;
            end
            else begin
                state <= state;
            end
        end 
        S0:begin
            if (in_money == 2'b00) begin
                state <= S1;
            end
            else if (in_money == 2'd01) begin
                state <= S2;
            end
            else if (in_money == 2'd11) begin
                state <= IDLE;
            end
            else begin
                state <= state;
            end
        end 
        S1:begin
            if (in_money == 2'b00) begin
                state <= S2;
            end
            else if (in_money == 2'd01) begin
                state <= S3;
            end
            else if (in_money == 2'd11) begin
                state <= IDLE;
            end
            else begin
                state <= state;
            end
        end 
        S2:begin
            if (in_money == 2'b00) begin
                state <= S3;
            end
            else if (in_money == 2'd01) begin
                state <= S4;
            end
            else if (in_money == 2'd11) begin
                state <= IDLE;
            end
            else begin
                state <= state;
            end
        end
        S3:begin
            if (in_money == 2'b00) begin
                state <= S4;
            end
            else if (in_money == 2'd01) begin
                state <= S5;
            end
            else if (in_money == 2'd11) begin
                state <= IDLE;
            end
            else begin
                state <= state;
            end
        end
        S4:begin
            if (in_money == 2'b00) begin
                state <= S5;
            end
            else if (in_money == 2'd01) begin
                state <= S6;
            end
            else if (in_money == 2'd11) begin
                state <= IDLE;
            end
            else begin
                state <= state;
            end
        end
        S5:begin
            if (in_money == 2'b00) begin
                state <= S6;
            end
            else if (in_money == 2'd01) begin
                state <= S6;
            end
            else if (in_money == 2'd11) begin
                state <= IDLE;
            end
            else begin
                state <= state;
            end
        end
        S6:begin
            if (in_money == 2'b00) begin
                state <= S0;
            end
            else if (in_money == 2'd01) begin
                state <= S1;
            end
            else if (in_money == 2'd11) begin
                state <= IDLE;
            end
            else begin
                state <= state;
            end
        end
        default: state <= IDLE;
    endcase
end

//结果输出
always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        out_money <= 3'd0;//有7种退钱可能，用3位表示
        out_cola <= 1'b0;
    end
    else case (state)
        IDLE:begin
            if (in_money == 2'b00) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else if (in_money == 2'd01) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else if (in_money == 2'd11) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
        end 
        S0:begin
            if (in_money == 2'b00) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else if (in_money == 2'd01) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else if (in_money == 2'd11) begin
                out_money <= 3'd1;//退0.5
                out_cola <= 1'b0;
            end
            else begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
        end 
        S1:begin
            if (in_money == 2'b00) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else if (in_money == 2'd01) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else if (in_money == 2'd11) begin
                out_money <= 3'd2;//退1
                out_cola <= 1'b0;
            end
            else begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
        end 
        S2:begin
            if (in_money == 2'b00) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else if (in_money == 2'd01) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else if (in_money == 2'd11) begin
                out_money <= 3'd3;//退1.5
                out_cola <= 1'b0;
            end
            else begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
        end
        S3:begin
            if (in_money == 2'b00) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else if (in_money == 2'd01) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else if (in_money == 2'd11) begin
                out_money <= 3'd4;//退2
                out_cola <= 1'b0;
            end
            else begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
        end
        S4:begin
            if (in_money == 2'b00) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else if (in_money == 2'd01) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else if (in_money == 2'd11) begin
                out_money <= 3'd5;//退2.5
                out_cola <= 1'b0;
            end
            else begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
        end
        S5:begin
            if (in_money == 2'b00) begin
                out_money <= 3'd0;
                out_cola <= 1'b1;
            end
            else if (in_money == 2'd01) begin
                out_money <= 3'd1;//退0.5
                out_cola <= 1'b1;
            end
            else if (in_money == 2'd11) begin
                out_money <= 3'd6;//退3
                out_cola <= 1'b0;
            end
            else begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
        end
        S6:begin
            if (in_money == 2'b00) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else if (in_money == 2'd01) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else if (in_money == 2'd11) begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
            else begin
                out_money <= 3'd0;
                out_cola <= 1'b0;
            end
        end
        default: begin
            out_money <= 3'd0;
            out_cola <= 1'b0;
        end
    endcase
end
endmodule

tb文件

`timescale 1ns/1ps

module vent_tb ();
    
reg clk;
reg rst_n;
reg [1:0]in_money;
wire [2:0]out_money;
wire out_cola;

initial begin
    clk = 1'b0;
    rst_n = 1'b0;
    in_money = 2'b11;
    #2
    rst_n = 1'b1;
end

always #10 clk = ~clk;
always #20.1 in_money = {$random} % 4;

defparam vent_1.IDLE = "IDLE";
defparam vent_1.S0 = "S0";
defparam vent_1.S1 = "S1";
defparam vent_1.S2 = "S2";
defparam vent_1.S3 = "S3";
defparam vent_1.S4 = "S4";
defparam vent_1.S5 = "S5";
defparam vent_1.S6 = "S6";



vent vent_1(
    .clk(clk),
    .rst_n(rst_n),
    .in_money(in_money),
    .out_money(out_money),
    .out_cola(out_cola)
);

endmodule

仿真结果

在这里插入图片描述

与雨渔遇鱼
关注
第五章（1）：词嵌入进阶之Glove模型讲解与pytorch实现
安静到无声
07-17 647
在自然语言处理领域，"GloVe"指的是Global Vectors for Word Representation（全局向量词表示）的缩写。该模型是一种用于将单词表示为向量的技术，它旨在将语义上相关的单词捕捉到同一向量空间中。GloVe模型的核心思想是利用大量的语料库数据，通过计算共现矩阵来建立单词之间的联系。共现矩阵记录了在相邻的上下文窗口中，每对单词出现在一起的频率。通过对这个共现矩阵进行数学处理，GloVe模型可以得到每个单词的词向量表示。
FPGA自学之路8（状态机，最简单的可乐机）
weixin_42040007的博客
10-26 334
状态机，可乐机
09 FPGA—利用状态机实现可乐售卖机（附代码）
m0_72885897的博客
05-22 1749
简单状态机、两段式状态机、状态机实现可乐售卖机
基于FPGA的可乐自动贩卖机的实现
qianqisheng的博客
10-18 1011
使用状态机、按键消抖、led流水、延时实现可乐自动贩卖机的功能
fpga入门 状态机实现可乐机
tangliang_cn的博客
12-07 396
参考野火FPGA教程。
【FPGA】Verilog语言通过状态机实现可乐机系统
lzh1415926的博客
04-23 2272
目录一、实验概述二、模块框图三、状态转移图四、波形图1、时钟与复位信号2、投币信号3、投币记录信号4、状态变量信号5、输出信号五、代码部分1、Verilog代码2、tb仿真代码六、结果及仿真1、综合器综合出的状态转移图2、仿真波形七、总结 一、实验概述 上一篇博客实现了1元硬币的可乐机系统， 参考链接： 【FPGA】状态机的理论学习与实战演练（1元硬币可乐机系统） 此处提升难度，投入硬币的面值除了1元，还可投入0.5元，将可乐的售价定位2.5元。 投币如果不足2.5元，不吐出可乐。 投币如果超过2.5元，
【FPGA】状态机的理论学习与实战演练（1元硬币可乐机系统）
lzh1415926的博客
04-23 1442
目录一、理论部分二、模块框图三、状态转移图四、波形图1、时钟与复位信号2、投币信号3、状态信号4、输出信号五、代码部分1、三种码型2、状态机的三种写法3、Verilog代码4、tb仿真代码六、结果及仿真1、综合器综合出的状态转移图2、仿真波形 一、理论部分 状态机的作用：FPGA为并行执行的，若想处理具有前后顺序的事件，则需要用到状态机。 Moore型状态机：输出只与当前状态有关，而与输入无关。 Mealy型状态机：输出与当前状态、输入均有关。 共同点是状态的跳转都只和输入有关。 二、模块框图 包含三个
FPGA学习记录 第二天
Hanying_5的博客
06-21 182
第二天：状态机的学习
基于ZYNQ-7000系列FPGA的HDMI控制驱动显示代码
02-11
这些代码将详细阐述上述功能的实现细节，包括状态机设计、接口逻辑和控制逻辑。 在实际项目中，开发者需要使用Xilinx的Vivado工具进行设计、仿真、综合和实现，最终生成比特流文件烧录到FPGA中。通过调试和优化，...
FPGA之道（16）FPGA开发流程之项目方案与FPGA设计方案
Reborn Lee
02-11 7457
FPGA的开发遵循一定的流程，我们要学会站在巨人的肩膀上进行FPGA开发，听取前人的经验，这篇博文摘自《FPGA之道》，一起来学习下作者对于FPGA开发的丰富经验。
基于FPGA实现的自动售货机
04-04
基于FPGA的自动售货机程序，此程序已经用于实际的项目中，程序很完整
电子技术实践作业自动售饮料机
04-01
根据给定的信息，本次实践作业的目标是设计一个自动售饮料机系统，该系统采用FPGA进行编程，并且能够实现用户通过按键输入选择饮料并完成支付的功能。以下将详细阐述涉及的关键知识点。 ### 1. FPGA简介 FPGA...
FPGA自学之路9（状态机，较复杂的可乐机）
weixin_42040007的博客
10-26 279
状态机
FPGA基于village的mealy型状态机可乐机例题
qq_52035626的博客
08-03 174
设计要求：每瓶可乐2.5元，每次只能投入一个硬币（硬币有1元和0.5元），要求投入2.5出可乐投入3元找零0.5。通过设置2’b10和2b'01来表示投入1元硬币和投入0.5元硬币。注意：以下是本人学习笔记，仅供参考。理论上需要7个状态，但通过绘画状态图只需要5个状态。
用Verilog实现接受0.5元，1元的可乐售卖机，单价2.5元，考虑找零和出货。
zuokai的博客
10-06 5929
第一步：画出原理图 第二步，将画出的原理图利用硬件语言实现 module fsm_cola_ctrl( input wire sclk, input wire rst_n, input wire [1:0]pi_money, output reg po_cola, output reg po_money ); reg [4:0] state; parameter IDLE =...
16.FPGA_Verilog 状态机 （二）
maple_leaf_2的博客
08-10 311
可乐机：两块五一瓶可乐，可投一元，五角硬币，输出为可乐和找零 流程图： module state( input wire sclk , input wire rst_n , input wire [1:0] money ...
FPGA的学习：状态机的实现（四）
weixin_44297949的博客
06-04 211
刚刚实现了一个简单的可乐机，但是现实生活中还有可能出现0.5元，以及可乐有可能2.5元，然后送入三元还要找零0.5元。 首先根据原理，画出系统框图。 输入：0.5、1 输出：不出可乐/不找零，出可乐/不找零，出可乐/找零 状态：0、0.5、1、1.5、1.5、2、2.5、3 进行编码 输入：00、01、10 输出：00、10、11 然后描述状态图。 然后画出时序图。 ...
Verilog基础：时序调度中的竞争（四）（描述时序逻辑时使用非阻塞赋值）
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前进，才知道自己的渺小
09-27 923
作为一个硬件描述语言，Verilog HDL常常需要使用语句描述并行执行的电路，但其实在仿真器的底层，这些并行执行的语句是有先后顺序的，然而Verilog标准并没有将这些事件调度的顺序定死，而是给予了仿真器厂商一定的自由去实现自己的产品，这就导致了设计者如果不遵循一定的编程习惯，会导致意想不到的仿真结果，下面是一些相关的规则。
初识ZYNQ——FPGA学习笔记15
m0_69082048的博客
09-18 1137
与板上系统相比，SoC的解决方案成本更低，能在不同的系统单元之间实现更快更安全的数据传输，具有更高的整体系统速度、更低的功耗、更小的物理尺寸和更高的可靠性。ZYNQ的本质特征，是它组合了一个双核处理器和一个传统的现场可编程门阵列 （FPGA）逻辑部件。FPGA：（，现场可编程门阵列）， 一种可以通过编程来修改其逻辑功能的数字集成电路（芯片）FPGA架构AMBA（高级可扩展总线）
FPGA系统设计：QuartusⅡ与VHDL实战
"FPGA设计技术相关知识" 在电子设计领域，PLD（可编程逻辑器件...通过学习，学生不仅能理解FPGA的工作原理，还能运用VHDL等语言进行逻辑设计，并能运用Quartus II完成硬件实现，最终实现从概念到硬件的完整设计流程。
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