3.2.1.15 Detect an edge

对于 8 位向量中的每一位，检测输入信号何时从一个时钟周期的 0 变为下一个时钟周期的 1（类似于上升沿检测）。输出位应在发生 0 到 1 转换后的周期设置。这里有些例子，为清楚起见，in[1] 和 pedge[1] 分别显示如下。

module top_module (
    input clk,
    input [7:0] in,
    output [7:0] pedge
);
    reg [7:0] temp_in;
    always @(posedge clk) begin
        temp_in <= in;
        pedge <= ~temp_in&in;
    end
endmodule