Verilog语法基础HDL Bits训练11：Counters

最新推荐文章于 2023-12-17 22:29:01 发布
最新推荐文章于 2023-12-17 22:29:01 发布
阅读量791 收藏 6
点赞数 2
分类专栏： 我的FPGA自学笔记 文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_52450571/article/details/126363565
版权
该博客详细介绍了使用Verilog设计不同类型的计数器，包括四位二进制计数器、十进制计数器、带有同步复位的计数器、慢速十进制计数器、特定值计数器、千位计数器、四位十进制计数器以及12小时时钟计数器。每个计数器的RTL代码和仿真波形图都进行了展示，展示了Verilog在数字逻辑设计中的应用。
摘要由CSDN通过智能技术生成

文章目录

Circuits:Sequential Logic:Counters

一、Four-bit binary counter

在这里插入图片描述
设计一个四位的计数器，从0计数到15，并且有同步复位。

  • RTL代码
module top_module (
    input clk,
    input reset,      // Synchronous active-high reset
    output reg[3:0] q);
    
    always @(posedge clk)
        if(reset)
            q <= 1'b0;
   	 	else if(q == 4'd15)
            q <= 1'b0;
    	else
            q <= q + 1'b1;

endmodule
  • 仿真波形图
    在这里插入图片描述

二、Decade counter

在这里插入图片描述
设计一个计数值为10的十进制计数器，从0计数到9，并且有同步复位

  • RTL代码
module top_module (
    input clk,
    input reset,        // Synchronous active-high reset
    output [3:0] q);
    
    always @(posedge clk)
        if(reset)
            q <= 1'b0;
    	else if(q == 4'd9)
            q <= 1'b0;
    	else
            q <= q + 1'b1;

endmodule
  • 仿真波形图
    在这里插入图片描述

三、Decade counter again

在这里插入图片描述
设计一个计数值为10的十进制计数器，计数值从1到10，且有同步复位

  • RTL代码
module top_module (
    input clk,
    input reset,
    output [3:0] q);
    
    always @(posedge clk)
        if(reset)
            q <= 1'b1;
    	else if(q == 4'd10)
            q <= 1'b1;
    	else
            q <= q + 1'b1;

endmodule
  • 仿真波形图
    在这里插入图片描述

四、Slow decade counte

在这里插入图片描述
设计一个缓慢的计数值为10的从0到9的十进制计数器，要求在slowena信号为高电平的时候计数值进行计数，否则保持原来的计数状态。

  • RTL代码
module top_module (
    input clk,
    input slowena,
    input reset,
    output [3:0] q);
    
    always @(posedge clk)
        if(reset)
            q <= 1'b0;
    else if(q == 4'd9 && slowena)
        	q <= 1'b0;
    	else if(slowena)
			q <= q + 1'b1;
    	else 
            q <= q;
    
endmodule
  • 仿真波形图
    在这里插入图片描述
    在这里插入图片描述

五、Counter 1-12

在这里插入图片描述

  • RTL代码
module top_module (
    input clk,
    input reset,
    input enable,
    output [3:0] Q,
    output c_enable,
    output c_load,
    output [3:0] c_d
); //

    count4 the_counter (clk, c_enable, c_load, c_d ,Q);
    
    assign c_enable = enable;
    assign c_load = ((Q >= 4'd12) && enable) | reset;
    assign c_d = c_load? 4'd1:4'd0;

endmodule
  • 仿真波形图
    在这里插入图片描述

六、Counter 1000

在这里插入图片描述

  • RTL代码
module top_module (
    input clk,
    input reset,
    output OneHertz,
    output [2:0] c_enable
); //

    wire [3:0] one,ten,hundred;
    assign c_enable = {one == 4'd9&&ten == 4'd9,one == 4'd9,1'b1};
    assign OneHertz = one == 4'd9&&ten == 4'd9&&hundred == 4'd9;
    bcdcount counter0 (clk, reset, c_enable[0],one);
    bcdcount counter1 (clk, reset, c_enable[1],ten);
    bcdcount counter2 (clk, reset, c_enable[2],hundred);


endmodule
  • 仿真波形图
    在这里插入图片描述
    在这里插入图片描述

七、4-digit decimal counter

在这里插入图片描述

  • RTL代码
module top_module (
    input clk,
    input reset,   // Synchronous active-high reset
    output [3:1] ena,
    output [15:0] q);
    
    reg [3:0]one;
    reg [3:0]ten;
    reg [3:0]hundred;
    reg [3:0]thousand;
    
    always @(posedge clk)
        if(reset)
            one <= 1'b0;
    	else if(one == 4'd9)
            one <= 1'b0;
    	else
            one <= one + 1'b1;
    always @(posedge clk)
        if(reset)
            ten <= 1'b0;
    	else if(ten == 4'd9 && one == 4'd9)
        	ten <= 1'b0;
    	else if(one == 4'd9)
            ten <= ten + 1'b1;
    always @(posedge clk)
        if(reset)
            hundred <= 1'b0;
    	else if(hundred == 4'd9 && ten == 4'd9 && one == 4'd9)
            hundred <= 1'b0;
    	else if(ten == 4'd9 && one == 4'd9)
            hundred <= hundred + 1'b1;
    always @(posedge clk)
        if(reset)
            thousand <= 1'b0;
    	else if(thousand == 4'd9 && hundred == 4'd9 && ten == 4'd9 && one == 4'd9)
            thousand <= 1'b0;
    	else if(hundred == 4'd9 && ten == 4'd9 && one == 4'd9)
            thousand <= thousand + 1'b1;
    
    assign q = {thousand,hundred,ten,one};
    assign ena[1] = (one == 4'd9)? 1'b1:1'b0;
    assign ena[2] = (ten == 4'd9 && one == 4'd9)? 1'b1:1'b0;
    assign ena[3] = (hundred == 4'd9 && ten == 4'd9 && one == 4'd9)? 1'b1:1'b0;
    

endmodule
  • 仿真波形图
    在这里插入图片描述

八、12-hour clock

在这里插入图片描述
设计一个12小时计的时钟

  • RTL代码
module top_module(
    input clk,
    input reset,
    input ena,
    output reg pm,
    output [7:0] hh,
    output [7:0] mm,
    output [7:0] ss); 
    
    reg [3:0]s1,s2;
    reg [3:0]m1,m2;
    reg [3:0]h1,h2;
    always @(posedge clk)
        if(reset)
            s1 <= 1'b0;
    	else if(s1 == 4'd9 && ena)
            s1 <= 1'b0;
    	else if(ena)
            s1 <= s1 + 1'b1;
    
    always @(posedge clk)
        if(reset)
            s2 <= 1'b0;
    	else if(s2 == 4'd5 && s1 == 4'd9 && ena)
            s2 <= 1'b0;
    	else if(s1 == 4'd9 && ena)
            s2 <= s2 + 1'b1;
    
    always @(posedge clk)
        if(reset)
            m1 <= 1'b0;
    	else if(m1 == 4'd9 && s2 == 4'd5 && s1 == 4'd9 && ena)
            m1 <= 1'b0;
    	else if(s2 == 4'd5 && s1 == 4'd9 && ena)
            m1 <= m1 + 1'b1;
    
    always @(posedge clk)
        if(reset)
            m2 <= 1'b0;
    	else if(m2 == 4'd5 && m1 == 4'd9 && s2 == 4'd5 && s1 == 4'd9 && ena)
            m2 <= 1'b0;
    	else if(m1 == 4'd9 && s2 == 4'd5 && s1 == 4'd9 && ena)
            m2 <= m2 + 1'b1;
    
    always @(posedge clk)
        if(reset)
            h1 <= 4'd2;
    	else if(h1 == 4'd2 && h2 == 4'd1 && m2 == 4'd5 && m1 == 4'd9 && s2 == 4'd5 && s1 == 4'd9 && ena)
            h1 <= 1'b1;
    	else if(h1 == 4'd9 && h2 == 4'd0 && m2 == 4'd5 && m1 == 4'd9 && s2 == 4'd5 && s1 == 4'd9 && ena)
        	h1 <= 1'b0;
    	else if(m2 == 4'd5 && m1 == 4'd9 && s2 == 4'd5 && s1 == 4'd9 && ena)
            h1 <= h1 + 1'b1;
    
    always @(posedge clk)
        if(reset)
            h2 <= 4'd1;
    	else if(h1 == 4'd2 && h2 == 4'd1 && m2 == 4'd5 && m1 == 4'd9 && s2 == 4'd5 && s1 == 4'd9 && ena)
            h2 <= 1'b0;
    	else if(h1 == 4'd9 && m2 == 4'd5 && m1 == 4'd9 && s2 == 4'd5 && s1 == 4'd9 && ena)
            h2 <= h2 + 1'b1;
    
    assign hh = {h2,h1};
    assign mm = {m2,m1};
    assign ss = {s2,s1};
    
    always @(posedge clk)
        if(reset)
            pm <= 1'b0;
    	else if(h2 == 4'd1 && h1 == 4'd1 && m2 == 4'd5 && m1 == 4'd9 && s2 == 4'd5 && s1 == 4'd9 && ena)
    		pm <= ~pm;
            

endmodule
  • 仿真波形图
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
南邮点灯工程师
关注
  • 2
    点赞
  • 踩
  • 6
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
Verilog专题（十二）Counter Design
Andy_ICer的博客
04-14 2924
十进制计数器与十二进制计数器
Verilog HDL基础教程之：时序逻辑电路
08-05
Verilog HDL基础教程之时序逻辑电路 时序逻辑电路是数字电路设计中的一种基本电路结构， Verilog HDL语言提供了强大的时序逻辑电路设计能力。本文将详细介绍Verilog HDL的时序逻辑电路设计方法和技术。 一、时序...
counter verilog
04-09
一个用verilog实现的counter
Verilog基础（一）：counter 计数器
m0_56782452的博客
12-17 7089
计数器counter，顾名思义，主要是用来计数使用的，通过时序电路寄存器实现统计时钟脉冲的个数，判断是否达到规定的个数N-1（还是统计N个数，0~N-1）；如达到，计数满溢后清零重新开始下一轮的统计，以此循环往复... 关于使用场景，在统计时长（多少ns,us,ms）中使用非常广泛,通过统计脉冲的个数*每个脉冲的时长（即周期 T= 1/f 如：50MHz ，每个脉冲周期为 0.02us）；在分频电路中，通过判断脉冲个数，实现奇数分频（3，5，7.....）与偶数分频（2, 4, 6....） mod.
Verilog-Counter:我的第一个Verilog程序。 在板上选定的7个段显示之一上，它仅从0-9开始计数。 该项目是为ALINX AX301C设计的。 希望更多Verilog即将推出！
04-05
Verilog计数器 我的第一个Verilog程序。 在板上选定的7个段显示之一上，它仅从0-9开始计数。 该项目是为ALINX AX301C设计的。 希望更多Verilog即将推出！
verilog入门经验(二)--分频及counter的巧用
phenixyf的专栏
06-18 7811
1. 偶数倍，整数分频：     对原时钟进行偶数倍整数分频，可对其计数，计数器不同bit位即为各分频时钟，bit0 = 原时钟、bit1 = 2分频、bit2 = 4分频、bit3 = 8分频...     example:     reg[5:0] div_cnt;   // 本例到16分频，如需更高增加counter位数即可，位数按分频倍数需要定义     always @ (pos
Verilog HDL基础语法入门
07-07
本教程将带你入门Verilog HDL的基础语法，理解其核心概念，并简要介绍相关仿真工具。 一、Verilog HDL的基本结构 1. **模块（Module）**：在Verilog中，设计的核心是模块。每个模块代表一个独立的硬件单元，可以是...
Verilog-HDL.rar_hdl_verilog语法
09-24
以上只是Verilog HDL基础语法的一部分，实际设计中还包括多线程、综合约束、系统级建模等高级特性。学习Verilog HDL，不仅需要掌握这些语法，还要理解数字系统设计的基本原理，以及如何利用Verilog进行硬件验证。...
Verilog HDL的基本语法
08-10
Verilog HDL是一种广泛使用的硬件描述语言，用于设计和验证数字系统的逻辑。下面将详细解释其基本语法，包括信号类型、I/O声明、功能描述、常量、变量、运算符以及赋值语句。 首先，Verilog中的信号类型是设计的...
零基础学FPGA（三）Verilog语法基础(上)
07-20
这几天复习了一下Verilog的语法知识，就借此写写我对这些东西的想法吧。感觉呢，是和C语言差不多，具有C语言基础的朋友学起来应该没什么问题，和C语言相同的地方就不说了吧，重点说一下不同点吧。
project_counter_FPGAverilog_
10-03
A working counter written in verilog code .
记verilog实现counter的两种if-else表达方式
lyfwill的博客
04-13 2033
第一种： always @(posedge clk or negedge rst_n) begin if(!rst_n) counter_ndl <= 16'd0; else if(cs==WR_SEQ) if(fifo_pop_req) ...
Verilog——计数器
weixin_41788560的博客
06-22 6789
时序逻辑代码设计
计数器的Verilog实现
最新发布
m0_58427556的博客
12-17 2820
计数器是一种在数字电子系统中常见的逻辑电路，用于记录输入脉冲或时钟信号的数量。计数器的作用是在输入信号发生变化时，将一个内部计数值递增或递减。通常用于测量时间、频率、脉冲数量等。每次输入一个时钟脉冲时，计数器的值递增。当达到最大计数值时，计数器可以溢出，重新从零开始。每次输入一个时钟脉冲时，计数器的值递减。当达到最小计数值时，计数器可以溢出，重新从最大值开始。计数操作与时钟信号同步进行。所有触发器在同一时钟边沿触发。计数操作不一定与时钟信号同步。不同阶段的触发器可以在不同时钟边沿触发。
verilog 学习笔记 —— 时序逻辑 Sequential Logics (counters 计数器)
weixin_43911447的博客
06-14 364
1. Four-bit binary counter 4位二进制计数器。2. Decade counter 十进制计数器。
我的 System Verilog 学习记录（5）
记录所学，分享知识，结识挚友
02-26 2208
本文简单介绍 System Verilog 语言的 控制流。
Verilog学习笔记HDLBits——Counters
bigRr的博客
07-21 1088
Practice翻译构建一个4位二进制计数器，从0到15(包括15)，周期为16。复位输入是同步的，应该将计数器复位为0。Solution0]q);q
verilog中几种实现计数器的方法
ly721115的博客
11-17 3973
repeat (11) begin //重复11次。//while语句打印出count的值。//、for语句打印出count的值。
FPGA中4位计数器
jk_101的博客
04-26 1160
设定输入为reset，clk；输出为out；则计数器程序为： module count4(out,reset,clk); input reset,clk; output [3:0] out; reg [3:0] out; always @(posedge clk) begin if(reset) //同步复位 out <= 0; else
Verilog HDL华为入门教程：基础语法与建模解析
"这是一份华为内部的Verilog HDL入门教程，主要涵盖了Verilog HDL的基本语法、建模方式和一些关键概念。" 本教程详细介绍了Verilog HDL这一广泛用于数字系统设计的硬件描述语言。Verilog HDL是集成电路设计中的一个...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值