`timescale 1ns/1ns
module data_sel(
input S0 ,
input S1 ,
input D0 ,
input D1 ,
input D2 ,
input D3 ,
output wire Y
);
assign Y = ~S1 & (~S0&D0 | S0&D1) | S1&(~S0&D2 | S0&D3);
endmodule
module sel_exp(
input A ,
input B ,
input C ,
output wire L
);
data_sel sel_exp(
. S0 (B),
. S1 (A),
. D0 (1'b0),
. D1 (C),
. D2 (~C),
. D3 (1'b1),
. Y (L)
);
endmodule
//三个变量 只有两个选择 ,
//固定两个变量,将剩下的那个变量放到D0到D3
牛客网verilog VL20 数据选择器实现逻辑电路
于 2023-11-08 12:08:46 首次发布