`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
//*************code***********//
reg [1:0]mux_out1;
always@(*)begin
case(sel)
0:mux_out1=d3;
1:mux_out1=d2;
2:mux_out1=d1;
3:mux_out1=d0;
endcase
end
assign mux_out=mux_out1;
//*************code***********//
endmodule
牛客网verilog VL1 四选一多路器
最新推荐文章于 2024-04-28 17:27:13 发布