EDA程序设计--数字跑表

要求：

1．具有暂停/启动功能；

2．具有重新开始功能；

3．用6个数码管分别显示百分秒、秒和分钟。

一、设计题目及要求

     题目： 数字跑表

         要求：1．具有暂停/启动功能；

2．具有重新开始功能；

3．用6个数码管分别显示百分秒、秒和分钟。

二、方案论证

方案一  采用8051IP核设计。

用FPGA构成一个8051单片应用系统具有如下优缺点：

1、拥有标准8051完全兼容的指令系统的CPU；

2、256字节内部RAM；

3、4K字节程序ROM；

4、每一次编译下载后都能根据需要更新ROM中的程序，所以该单片机的实现和使用如同89C51/52一样方便。

缺点： 1、设计烦琐,可以直接用8051单片机代替。

2、程序复杂。

方案二  采用芯片EP1K30QC208-3、8字数码显示电路、按键开关设计。

[1]“EP1K30QC208-3”与单端的I/O口标准相比，这些内显置于器件内部的缓冲器保持了信号的完整性，并且有更低的电磁干扰、更好的电磁兼容）及更低的电源功耗。采用此芯片设计简单,不需要用汇编语言编写程序,直接用VHDL编写即可以.

缺点：与8051IP核相比精确度不是很高。但是对于秒表系统设计可以满足要求。

采用方案二也有两种具体的实现方法：

1、模块式设计方法。在此采用此方式设计。

2、一个整体VHDL语言描述的VHDL模块。

三、设计总体框图

四、硬件电路设计与程序设计

设计思路

今需设计一个计时范围为0.01 秒～1 小时的数字秒表，首先需要获得一个比较精确的计时基准信号，这里是周期为1/100 s 的计时脉冲，可以把100MHz的信号经过100分频的分频器三次分频得到，其中分频器经过两次分频得到的信号还可作为数码管扫描电路的时钟。其次，还需对每一计数器设置清零信号输入和对六个计数器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控制功能。为了方便控制所有计数模块清零和使能功能设计了一个控制模块。最后把所有计数器的输出数据通过数码管扫描电路模块和七段译码显示模块作为输出，接到实验箱上的8字数码显示电路上就可显示结果了。因此数字秒表可由三个分频器、四个十进制计数器(1/100 秒、1/10 秒、1 秒、1分)、两个六进制计数器(10 秒、10 分)、一个控制器、一个数据选择器以及七段译码显示器组成，如总体框图所示。根据设计思路，本次设计就采用模块化设计，共分为分频器模块（fenpin）、控制模块（kongzhi）、十进制计数模块（cnt10）、六进制计数模块（cnt6）、数码管扫描模块(xuanze)、七段译码显示模块（decl7s）六个模块以及图形式顶层文件。下面我们分别对每个模块的功能进行描述、程序进行设计以及各个模块功能的仿真。

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