实例的内容及目标
1.实例的主要内容
本节通过Verilog HDL语言编写一个具有“百分秒、秒、分”计时功能的数字跑表,可以实现一个小时以内精确至百分之一秒的计时。本文引用地址:http://www.eepw.com.cn/article/201706/348835.htm
数字跑表的显示可以通过编写数码管显示程序来实现,本实例只给出数字跑表的实现过程。读者还可以通过增加小时的计时功能,实现完整的跑表功能。
2.实例目标
本实例主要实现了计数及进位的设计,通过几个always模块的设计实现一个特定用途的模块——数字跑表。通过本实例,读者应达到下面的一些实例目标。初步掌握Verilog语言的设计方法。
完成一个数字跑表的设计。
原理简介
本数字跑表首先要从最低位的百分秒计数器开始,按照系统时钟进行计数。计数至100后向秒计数器进位,秒计数器以百分秒计数器的进位位为时钟进行计数。计数至60后向分计数器进位,分计数器以秒计数器的进位位为时钟进行计数,读者可以自行增加小时计数器。
数字跑表巧妙地运用进位位作为计数时钟来减少计数的位数。如果统一使用系统时钟作为计数时钟,那秒计数器将是一个6000进制的计数器,而分计数器将是一个3600000进制的计数器。这样将极大的浪费FPGA的逻辑资源。而使用进位位作为计数时钟,只需要一个100进制的计数器和两个60进制的计数器。
本实例的数字跑表模块图。
在实际的设计中,为了使计数器更加