HDLBits刷题之2.1.1----Verilog Language----Basics----Simple Wire

1.Simple Wire

Create a module with one input and one output that behaves like a wire.

 题目意思是创建一个拥有一个输入和一个输出的模块，且输入和输出的关系像一根线一样连接起来。

module top_module( input in, output out );
	
	assign out = in;//只能是out=in,不能是in=out.
	
endmodule