Zynq UltraScale+ MPSoC配置DDR4参数

已于 2023-03-01 09:19:23 修改
阅读量1.3w 收藏 120
点赞数 13
分类专栏： zynq ARM 文章标签： DDR4 Zynq PS
于 2019-10-29 20:50:22 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_43873379/article/details/102807519
版权
zynq 同时被 2 个专栏收录
28 篇文章 15 订阅
订阅专栏
ARM
27 篇文章 8 订阅
订阅专栏

Zynq UltraScale+ MPSoC配置DDR4参数

前言

自己做自己的嵌入式产品一般要选择合适的DDR，而这里开发板给的是4GB的UIMM的DDR4，也就是电脑上用的，所以用不了，只能自己挂载Component，这里说一下配置的过程，如何从PDF中拿出参数来
参考手册：UG1085 P201

开始

Zynq DDR控制器

1、首先看一下Zynq MPSoC支持的DDR，这里的手册是UG1085，首先是最大支持多少
在这里插入图片描述
可以看出最大支持34GB，很大了，然后呢这里我们用DDR4，所以单片支持8Gb、16Gb（注意B和b不一样）这种，然后bank、rol、group这种自己百度吧。
2、看一下参考配置
在这里插入图片描述
我们这里是8GB就足够了，所以我们用的单片8Gb然后两个rank，共8片DDR组成64Gb（8GB），可能有人问为啥不用16Gb单片的，因为镁光16Gb的速度最低是2933，而zynq ddr控制器，只有2400.

Zynq 参数配置

1、首先看一下DDR控制的参数
在这里插入图片描述
（1）Load DDR Preset，这里可以选择官方测试过的还是我们自定义
（2）Frequency，这就是你ddr主频的一半，这里看下面是DDR4 2400P，所以频率是1200
（3）type，DDR4也可以用DDR3啥的
（4）位宽：64
（5）component选择UIMM集成的金手指的还是我们自己画的component
（6）ecc：disable
接下来的是比较重要的，首先看我们的DDR4手册第一页，
在这里插入图片描述
（1）三个关键时间：16 16 16，直接写入Cas Lateny和RAs to Cas delay以及Precharge time
（2）位宽看你选择的是512x16还是1Gx8，这里我们选择是前者，所以16
（3）容量8Gb
（4）bank Group Count：看手册，只有一个BG0，所以是1
（5）BanK address count:BA[1:0]两位，所以是2
（6）Row addr count：这里是A[15:0]，所以16
下面是几个比较重要的时间，然后其实都是在手册里面，然后还是先找到对应的83E，然后找到你要的时间
在这里插入图片描述
下面的三个参数
在这里插入图片描述
在这里插入图片描述
（0）Cas Wirte xx： 这里是设置的12就可以，从上图看出DDR2400，这里要看他支持那些，这里选择常用的12
（1）tRC：手册说了是tRAS+tRP所以是32+23.32=45.32
（2）tRAS：32
（3）tFAW:下图30ns
在这里插入图片描述

END

注意要修改PLL
在这里插入图片描述
编译综合，看时钟信号频率等对不对，ok，最后配置成功。

END

各位客官觉得有用的话欢迎关注我的GZH，ADAS之眼，定时更新科普文章！
在这里插入图片描述

Joker.Mao
关注
  • 13
    点赞
  • 踩
  • 120
    收藏
    觉得还不错? 一键收藏
  • 23
    评论
专栏目录
Zynq UltraScale+MPSoc 开发(二)
fafactx的专栏
04-13 574
petalinux 生成板级工程流程 前提条件 1 petalinux 安装 2 HDF文件 一 创建petalinux工程 $ cd you-work-dir $ source /vm/petalinux/settings.sh $ petalinux-create --type project --template zynqMP --name plnx-proj-zymp •--t...
Zynq UltraScale+MPSoc 开发(一)
fafactx的专栏
04-09 1665
1 Zynq UltraScale+MPSoc 开发流程 环境搭建及软件 软件 版本 地址 Xilinx_Vivado 2019.2 vivado petalinux 2019.2 petalinux 需要注意方向 vivado直接安装system即可，带doc文档神器（xilinx牛逼神器）安装自己看ug petalinux 安装参考 ug1144 常用论坛 ...
MPSOC ZU3EG逻辑端读写PS端64位DDR4的最大带宽和方法
09-27 1438
SOC ZU3EG逻辑端读写PS端64位DDR4的最大带宽和方法。 为了得出结论，使用过三种IP去访问，最终选定xilinx的datamover IP； 测试方式：四个HP口都用上，每个HP口是128bit位宽；系统时钟选定150Mhz. 最终测试带宽效率为90%。 为了达到最大效率，注意以下两点： https://bbs.21ic.com/icview-3033710-1-1.html ...
vivado DDR4 SDRAM（MIG）（2.2） IP核学习记录
yindq1220的博客
11-05 1万+
用户界面 PAGE 1 按照图中序号分别记录: 1.memory device interface speed 确认DDR4的运行时钟，框中填写的是DDR4的单时钟周期。例如，2400P DDR4的时钟速率为1200M，时钟周期为833ps。 2.DCI CASCADE（数字控制阻抗，digitally controlled impendence） DCI CASCADE用于约束单个或多个BANK的输出阻抗，使用该功能时，DDR4的时钟周期...
ZYNQ 踩坑日记6 使用MicroBlaze读写DDR问题
最新发布
qq_62884297的博客
07-26 236
MicroBlaze软核，是使用一定的FPGA资源的32位/64位处理器，FPGA使用软核可以达到和ZYNQ差不多的效果，刚开始使用ZYNQ来测试MicroBlaze软核，发现Debug的时候程序进不去，照网上的问题也跑不通，一运行就进入汇编那块去了。在把mig ip核配置好output product时，程序出现闪退，网上查原因发现，是\sources_1\bd\design_1\ip\design_1_mig_7series_0_0\mig_a.prj，这个文件出现了乱码。再生成就没有问题了。
ultrascale+mpsoc系列的ZYNQ中DDR4参数设置说明
月隐博客
11-13 1842
本文用于讲诉ultrascale+mpsoc系列中的ZYNQ的DDR4的参数设置与实际硬件中的DDR选型之间的关系，为FPGA设计人员探明道路。
【Zynq】Zynq UltraScale MPSoCs
Jia ming 的日常学习笔记
10-07 352
zynq UlstraScale MPSoC 摘要
赛灵思-Zynq UltraScale+ MPSoC学习笔记汇总
kevin的博客
05-08 843
赛灵思-Zynq UltraScale+ MPSoC学习笔
1、 赛灵思-Zynq UltraScale+ MPSoCs：产品简介
kevin的博客
08-12 7193
1、 赛灵思-Zynq UltraScale+ MPSoCs：产品简介
黑金ALINX Zynq UltraScale+MPSoC开发平台ACU19EG 核心板UG
01-02
《黑金ALINX Zynq UltraScale+MPSoC开发平台ACU19EG核心板用户手册》 本文档详细介绍了黑金ALINX基于Xilinx Zynq UltraScale+ MPSoC技术的ACU19EG核心板，旨在为用户提供全面的硬件设计和使用指南。ACU19EG核心板是...
ddr4 Memory 配置资料
09-29
主要用于DDR4 内存信息的读取，DDR4 MEMORY DOWN的配置，主要用于BIOS的配置！
黑金Zynq UltraScale+ MPSoC开发平台 Z19开发板使用手册
01-02
该开发板集成了Zynq UltraScale+ MPSoC芯片、DDR4 DRAM、QSPI Flash、eMMC Flash、时钟配置、电源、M.2接口、DP显示接口、USB3.0接口、千兆以太网接口、Uart接口和SD卡槽等多种硬件组件。 二、 ZYNQ 芯片 Zynq ...
Zynq UltraScale+ MPSoC智能视频平台0：HZU4EVCL介绍
GreatInventorHH的博客
10-21 1461
一个软件工程师决定做一款硬件！
XILINX Zynq UltraScale+ MPSoC 在 4K 视频图像处理和会议系统的应用
allfpga的博客
10-30 1882
赛灵思 Zynq UltraScale+™ MPSoC EV 器件的 4K 视频处理功能。EV 器件具有继承的多标准视频编解码器，能够以 60帧/秒 的速度同步编码和解码。 Arm 四核 Cortex-A53 核以及集成的定制化的视频处理引擎，ZU7EV 器件可以作为多媒体应用方案的主控。
ZYNQ UltraScale+ MPSoC OpenAMP 2019.1
李易达 的博客
03-02 2739
ZYNQ UltraScale+ MPSoC OpenAMP 2019.1 本文面旨在补充 适用于 Zynq-7000 和 Zynq UltraScale+ MPSoC 的UG1186“LibMetal 和 OpenAMP 用户指南” （2019.1） 。 目录ZYNQ UltraScale+ MPSoC OpenAMP 2019.1快试试！文档和源代码文件源代码的 URLXilinx Openamp 和 Libmetal 相关代码其他示例ZynqMP Linux Master 运行在 APU 上
ZYNQ Ultrascale+ MPSOC IP中DDR相关参数的配置
yindq1220的博客
09-04 4373
ZYNQ IP DDR configuration MPSOC 系列FPGA在block design设计中，关于DDR内存的配置信息介绍
FPGA之zynq_DDR(1)
qq_41656020的博客
04-28 965
Zynq处理器的DDR控制器详解_zynq ddr-CSDN博客Zynq上的存储器接口与差分时钟与DDR3_zynq ddr3-CSDN博客1. DDR2、DDR3等是DDR控制器的不同的接口类型。2. DDR控制器实现的功能：初始化，读写数据，管理控制信号。3. 初始化：设置相关参数，如时序和地址映射等。4. 读写时：控制器需要与DDR存储器进行数据交换，并且确保数据的完整性。时序控制DDR存储器控制器主要包括3个主要的模块：DDRC——核心存储控制器和调度器。
ZYNQ基本用法------DDR（1）
热门推荐
梦 醉了谁的博客
05-10 1万+
PS端对DDR进行读写DDR原理硬件部分1、建立工程2、点击“Create Block Design”，创建一个 Block 设计，也就是图形化设计3、点击“Add IP”快捷图标，搜索ZYNQ，然后双击。4、双击 Block 图中的“processing_system7_0”，配置相关参数1、首先出现的界面是 ZYNQ 硬核的架构图，可以很清楚看到它的结构，可以参考 ug585 文档，里面有对 ZYNQ 的详细介绍。图中绿色部分是可配置模块，可以点击进入相应的编辑界面，当然也可以在左侧的窗口进入编辑。下面
ddr phy的控制信号
07-25
### 回答1： DDR PHY（Double Data Rate Physical Layer）是一种用于控制DDR（双倍数据传输率）DRAM（动态随机访问存储器）接口的物理层器件。DDR PHY的控制信号包括以下几个方面： 1. 时钟信号（Clock）：DDR PHY需要使用与外部时钟信号同步的时钟信号来协调读写操作。时钟信号控制着数据在数据总线上的传输速率，保证了数据的准确传输。 2. 触发信号（Strobe）：DDR PHY使用触发信号来指示数据的读写操作的开始和结束。这个信号是由RAM控制器提供的，并且与时钟信号同步。 3. 控制信号（Control）：DDR PHY的控制信号用于控制和协调DDR的各个操作，包括读取、写入、预充电和命令传输等。 4. 写使能信号（Write Enable）：DDR PHY使用写使能信号来控制写入操作。当写使能信号为高电平时，数据可以被写入DDR。 5. 读使能信号（Read Enable）：DDR PHY使用读使能信号来控制读取操作。当读使能信号为高电平时，数据可以从DDR中读取。 6. 端口选择信号（Chip Select）：DDR PHY使用端口选择信号来选择具体的DDR芯片，当需要对某个特定的DDR芯片进行读写操作时，相应的端口选择信号会被置为有效状态。 这些控制信号的合理协调和使用，可以确保DDR PHY与DDR RAM之间的数据传输正常进行，提高系统性能和稳定性。 ### 回答2： DDr PHY（Double Data Rate PHY）是指DDr接口的物理层，它在计算机系统、芯片组和存储器等设备之间传输数据时起到了关键作用。DDr PHY的控制信号是一组用于控制数据传输的信号，它们用来确保数据的可靠传输和正确识别。 DDr PHY的控制信号主要包括以下几种： 时钟信号（CLK）：时钟信号用于控制数据传输的时序，它规定数据的采样时机和稳定时间，确保数据在传输过程中的稳定性和同步性。 写使能信号（WE）：写使能信号用于控制数据的写入操作。当写使能信号为有效状态时，数据将被写入目标设备；当写使能信号为无效状态时，数据传输将被停止。 读使能信号（RE）：读使能信号用于控制数据的读取操作。当读使能信号为有效状态时，数据将被读取并从DDr PHY输出；当读使能信号为无效状态时，数据读取操作将被停止。 数据有效信号（DQS）：数据有效信号用于指示数据是否可靠传输。它包括数据时钟（DQ）和数据掩码（DM），用于检测和纠正数据传输中的错误。 预充电信号（Preset）：预充电信号用于在数据传输之前将数据线预充电至一个稳定的状态，提高数据传输的可靠性和稳定性。 除了上述控制信号，DDr PHY还可能包含其他一些辅助控制信号，如写地址信号、读地址信号、写数据信号和读数据信号等，这些信号都起到了实现数据传输的关键作用。 综上所述，DDr PHY的控制信号是一组用于控制数据传输的信号，它们通过时序、使能和预充电等方式来确保数据的可靠传输和正确识别。这些控制信号是计算机系统和芯片组等设备之间数据传输的基础，对于系统的性能和可靠性具有重要影响。 ### 回答3： DDR PHY（Double Data Rate PHY）是一种用于控制DDR（双倍数据速率）存储器的物理层接口电路，在计算机系统中起着重要的作用。DDR PHY的控制信号主要包括时钟信号、时序信号和数据信号。 首先，时钟信号是DDR PHY中最关键的控制信号之一。它被用来同步数据的读写操作，确保数据的可靠传输。DDR PHY中的时钟信号通常是通过一个被称为PLL（锁相环）的电路来生成的。PLL可以根据外部时钟输入产生高频率的时钟信号，以满足DDR存储器的工作要求。 其次，时序信号也是DDR PHY的重要控制信号。时序信号包括读写控制信号、预充电控制信号等，用于控制DDR存储器中的各个操作步骤。例如，读写控制信号包括读使能信号、写使能信号等，它们对应着将要进行的读写操作，用于告诉DDR存储器何时开始读取或写入数据。预充电控制信号用于控制存储器中预充电电路的开关，以提高数据的传输速率和稳定性。 最后，数据信号是DDR PHY中承载实际数据的信号。DDR存储器中的数据是通过差分信号进行传输的，这样可以提高信号的抗干扰能力。数据信号通常由数据线对来传输，其中一个信号线为数据的正极性，另一个信号线为数据的负极性，通过其差分电压的变化来表示数据的0和1。 总而言之，DDR PHY的控制信号包括时钟信号、时序信号和数据信号，它们在DDR存储器的读写操作中扮演着至关重要的角色。这些信号的正确控制和传输能够确保DDR存储器的高效工作，并有效提高计算机系统的性能。
评论 23
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值