由于要对FPGA读写SDRAM的工程进行调试,第一步就是验证PLL模块的功能,故结合网上找的一些资料,进行了如下PLL仿真实验。
下面是仿真的全过程
- 首先,看一下Quartus中的PLL模块:
从上面图中可以看出:我的FPGA输入时钟是20MHZ,该PLL有三个输出,其中
C0:5倍频,100MHZ
C1:1倍频,20MHZ
C2:5倍频,100MHZ,同时相对于C0延时2ns,也就是72度的相位差。
- 下面,新建一个Modelsim的工程。然后在工程目录下新建两个文件夹,分别为src以及modelsim,如图所示