一、这个概念是针对时序逻辑块或芯片之间的数据传输的。
逻辑块A和逻辑块B
要有一个参考点，一般情况下是这两个芯片接口处的一个时钟信号的一个时钟沿。
比如A向B传数据，相对于这个时钟信号的某一个沿来说，
A的数据准备好的时刻超前或滞后与这个时钟沿的时间成为：建立时间；
A的数据小时的时刻超前或滞后与这个时钟沿的时间成为：保持时间；
如果你这个时钟沿选取的离这个数据准备好或者消失的时刻很远，那建立时间和保持时间非常长，没啥意义，一般选择为最近的那个时钟沿。</
本文详细介绍了时序逻辑中的建立时间和保持时间概念，涉及数据传输、FPGA内部逻辑、负时间值的实际含义及应用。讨论了‘上升沿到上升沿方法’、‘非重叠时钟方法’以及移相时钟在FPGA中的使用，强调了正确设置时间参数对系统稳定运行的重要性。
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