HDLbits学习记录 uwaterloo cs450 附答案

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文章标签： fpga开发 嵌入式硬件
于 2022-03-19 02:17:42 首次发布
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HDLbits学习记录 uwaterloo cs450 | ChangChun Master Li

刷完HDLbits后一段时间没关注了，偶然发现最近更新了。

新增加的四道题都和处理器分支预测相关，正好我之前有相关经验，借此机会重温一下

uwaterloo cs450 这几道题看起来是 滑铁卢大学cs450 计算机体系结构课程相关的题目，整体难度不大。

如果不了解相关知识背景可以先参考一下这个wiki Branch_predictor ，讲的不错。

1. Cs450/timer - HDLBits

很简单

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sdfui32iruiwed
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当发生分支预测失误时（train_mispredied=1），在预测失误的分支完成后，用历史加载分支历史寄存器。这是预测失误分支（train_history）之前的历史，与分支的实际结果（train_taken）相连。当进行分支预测时（predict_valid=1），从LSB侧移入predict_taken以更新预测分支的分支历史。如果预测和预测失误同时发生，则预测失误优先，因为管道清除也会清除当前正在进行预测的分支。构建一个32位全局历史移位寄存器，包括支持回滚状态，以响应分支预测失误导致的管道刷新。
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05-12 845
Cs450/history shift个人解答 表面上本题题干很长企鹅难以理解，其实只需抓住核心部分也就是description部分内容 题目理解 第一段：建立一个32bit移位寄存器 第二段：当predict_valid = 1时进行移位，将原寄存器数据向左移移位，predict_taken 填充最低位。 第三段：当train_mispredicted = 1时需要替换移位寄存器内数据并移位，使用train_history替换原本的数据并左移一位，，train_taken填充至最低位 第四段：优先
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最近发现HDLBits上面的题目有更新，貌似是滑铁卢大学cs450的题目，准备做一做，把答案整理在下面以供各位参考 timer/计时器 这个题目很好理解，就是当load为1的时候将数据读入并进行倒数，当倒数结束后输出tc为1，需要注意的地方为中间量counter的位数需要和data保持一致。 module top_module( input clk, input load, input [9:0] data, output tc ); reg [9:0]counter;
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