Vivado主界面及设计流程介绍

Vivado主界面及设计流程介绍
RTL分析：
用Verilog语言描述电路的时候，可能出现语法或逻辑上的错误。一般语法错误在编写程序的过程中，vivado会自动检测并在程序界面中有所提示，在Messages中也会提示“Error”。对于逻辑错误软件是不会提示的，最多在Messages中的“Warning”提示中找到一些蛛丝马迹。而设计者可以利用RTL分析进行逻辑和功能检查。

行为仿真：
检验设计是否满足功能要求。如果直接在FPGA芯片上测试，可能因为多次综合、实现而浪费时间。

时序仿真：
时序仿真：之前的行为仿真是功能仿真，并未涉及毛刺、竞争冒险等时序问题。实现执行后器件完成了布局布线，在此阶段后的仿真可得到各种时序所导致的延时问题

设计综合：
综合：将较高层次逻辑设计代码或原理图等设计输入转化为较低层次的由FPGA芯片中底层基本单元表示的电路网表。

设计实现：
实现：将综合后的电路网表针对具体指定器件以及相关物理与性能约束进行优化、布局、布线并生成最终可以下载到FPGA芯片内的配置文件的过程。

本文为西安交通大学学生备忘而用。
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